SU1594701A1 - Устройство дл декодировани манчестерского кода - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в высокоскоростных локальных сет х св зи. Цель изобретени  - повышение точности декодировани  и быстродействи  устройства за счет сокращени  времени регенерации и уменьшени  флуктуации точки регенерации. Устройство содержит триггеры 1-3, детектор 4 перехода, генератор 5 тактовых импульсов, сдвиговые регистры 6 и 7, элемент 8 И и распределитель 9 синхросигналов. Детектор 4 перехода выполнен на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ и двух триггерах. Распределитель 9 синхросигналов выполнен на семи элементах И-НЕ. 2 з.п.ф-лы, 5 ил.

Description

Изобретение относитс  к вычисли- тельной технике и может быть использовано в высокоскоростньпс локальных сет х св зи.

Целью изобретени   вл емс  повьше- иие точности декодировани  и быстродействи  устройства за счет сокращени  времени регенерации и уменьше- ки  флуктуации точки регенерации.

На фиг, приведена функциональна  фхема устройства; на фиг,, 2 - функцио- И.альна  схема детектора перехода;на фиг.З - функциональна  схема распре- л|елител  синхросигналов; на фиг,4 - йременна  диаграмма цикгса декодиро- йани ; на фиг,5 - временшле диаграм1мы по сн ющие работу устройства.

Устройство содержит с первого по третий триггеры 1-3, детектор 4 перехода, генератор 5 тактовых импульсов , первый и второй сдвиговые |)егистры 6, и 7, элемент И 8 и распределитель 9 синхросигналов. На фиг, 1 обозначены вход 10, информационный выход 11 невыход 12 синхронизации устройства.

Детектор 4 перехода содержит эле- менты ИСКЛЮЧАЮЩЕЕ ИЛИ 13, первый и второй триггеры 14 и 15, Распределитель синхросигналов содержит с hepвого по седьмой элементы И-НЕ 16- 22,..

. На фиг,5 обозначены следующие сигналы: а - -сигнал на входе 10, б и в - сигналы на первом и втором выходах генератора. 5, г - сигнал на выходе детектора 4, д - сигнал на выходе триггера 1, в и ж - сигналы на втором и третьем выходах распределител  9, 3 - сигнал на первом выходе регистра 6, и - сигнал на первом выходе регистра 7, к - сигнал на выходе элемента И 8, л - сигнал на втором выходе регистра 6, м - сигнал на третьем выходе регистра 6, н- сигнал на первом выходе распределител  9,

Устройство дл  декодировани  манчестерского кода работает следующим образом.

Цикл декодировани  начинаетс  с фиксации служебного перехода (фиг,4) после чего производитс  выделение истинного значени  обрабатываемого, бита и сопровождающего его синхросигнала , .Через момент времени, приблизительно равный t- , где c - длительность битового интервала,

устройство автоматически сбрасываетс  и может обрабатывать следующий бит, т,е, готово оп ть зафиксировать служебный переход,

. В зависимости от требований, налагаемых на входной сигнал, а именно: максимально возможное отклонение фазы как служебного, так и необ зательного перехода; (на границе битового интервала) Одадкл1 выбираетс  частота работы генератора 5 тактовых импульсов и разр дность сдвиговых регистров 6 и 7, При этом можно воспользоватьс  следующими соотношени ми:

NT

0,75

где N - разр дность сдвиговых регистров 6 и 7;

Т - период тактовой частоты генератора 5 тактовых импульсов; л/ / - длительность битового интер-п;вала; Л 0,5Т,

где

& - фазовое смещение (флуктуаци ) точки регенерации устройства;

макс 0251 -maxj

35

где tf - врем  срабатывани  сдвигового регистра 6 (7),

0

0

5

При изменении состо ни  сигнала на входе 10 на выходе детектора 4 перехода образуетс  импульс положительной пол рности, по которому устанавливаетс  в 1 триггер 1 и в триггер 3 переписываетс  состо ние входного сигнала. Триггер 3 необходим дл  компенсации времени сра- с батывани  детектора 4, Установка на выходе триггера 1 высокого логического уровн  разрешает работу сдвиговых регистров 6 и 7, которые начинают последовательный сдвиг единиц в соответствии с синхррнизирующи- ми сигналами, поступающими с второго и третьего выходов распределител  9, Применение двух одинаковьпс сдвиговых регистров 6 и 7 с парафазным управлением сдвигом позвол ет подн ть тактовую частоту в 2 раза, и,следовательно , повысить как скорость входной информации, (быстродействие устройства ), так и надежность декодировани . При по влении на выходах первых разр дов (первые выходы) сдвиговых регистров 6- и 7 высоких логических I уровней, Срабатывает элемент И 8 и на его выходе также устанавливаетс  сигнал высокого логического уров н , что приводит к записи в триггер 2 информации с выхода триггера 3, т,е -ИСТИННОГО значени  обрабатываемого бита, В зависимости от фазы синхросигналов на втором выходе одного из сдвиговьрс. регистров (в случае, соот-- ветствующем временной диаграмме, - на втором выходе сдвигового регистра, 6) устанавливаетс  высокий логический уровень, на третьем выходе соответственно - низкий логический уровень. По вление сигналов указанных уровней приводит к переключению распределител  9 синхросигналов, что вызывает прекращение действи  синхросигнала на втором выходе распределител  9, Следующий синхросигнал, соответ- фазе синхросигнала на третьем выходе распределител  9, устанавливаетс  и на втором и третьем выходах распределител  9« В этот - же момент времени на первом выходе распределител  9 устанавливаетс  сигнал низкого логического уровн . Таким образ.ом, при переключении последнего разр да любого из сдвиговых регистров 6 и 7 вследствие симмет- ричности включени  следующий пара- фазный синхросигнал параллельно записывает в сдвиговые регистры 6 и 7 логические нули и сбрасывает триггер 1, Это позвол ет снизить врем  регенерации устройства до времени , соответствующего времени ера- б-аТывани  триггерного элемента, что ает возможность использовать устрой- ство при работе с большими скорост ми входных информационных потоков, где врем  регенерации существенно вли ет на достоверность декодировани . Обнуление триггера 1 и сдвиго- . вых регистров 6 и 7 переводит устройство в исходное состо ние.

Детектор перехода работает слеующим образом.

На П-входы триггеров 14 и 15 поаютс  парафазные синхросигналы, потому изменение логического уровн  а D-входах триггеров 14 и 15 приводит к последовательной записи сначала в один, затем вдругой триггер ричем с разностью во времени, рав-

0

ной 0,5Т (половине периода тактовой частоты). Эта неодновременность записи позвол ет элементу ИСКЛЮЧАЮЩЕЕ ИЛИ 13 сформировать на своем выходе i импульс положительной пол рности, по длительности равный 0,5Т,

Сдвиговый регистр 6 работает следуннцим образом,

В исходном состо нии на его втором выходе установлен низкий логический уровень, на третьем выходе - высокий логический уровень, на третьем выходе регистра 7, 5  вл ющемс  инверсным выходом сдвигового регистра 7, - также высокий логический уровень, на первых входах регистров 6 и 7 - низкий логический уровень-, на втором входе регистра 6 установлены синхросигналы. Работа ре гистра 6 блокирована установкой по первому входу низкого логического уровн . Последовательный сдвиг единиц начинаетс  с установки по перво0

5

му входу высокого-логического уровн .

, Распределитель 9 синхросигналов работает следующим образом,

В исходном состо нии на вторых

выходах регистров 6 и 7 установлены низкие логические уровни, на их третьих выходах - высокие логические ypOBf ки, на первом и втором выходах генератора 5 наход тс  парафазные синхросигналы . Симметричность распределител  9 позвол ет сохран ть парафаз- ность на втором - третьем выходах распределител  9 и обеспечивать на первом йыходе распр еделител  9 в ис-

ходном состо нии высокий логический уровень. Так как второй и третий выходы регистра 6  вл ютс  соответственно пр мым и инверсным его выходами , то при его переключении на

втором выходе регистра 7 устанавливаетс  высокий логический уровень, на его третьем выходе - низкий логичес- кий уровень, что приводит к коммутации на втором и Третьем выходах

распределител  9 синхросигнала. Поскольку этот сигнал парафазен синхросигналу с второго выхода генератора 5,. то в момент коммутации на втором и третьем выходах распределител  9 устанавливаетс  низкий логический уровень , после чего передним фронтом синхросигнала с второго выхода генератора 5 производитс  запись низких огических уровней в сдвиговые регистры 6 -и 7, одновременно с этим на первом выходе распределител  9 вырабатываетс  сигнал низкого логического уровн . Запись в регистры 6 и 7 низких логических уровней переводит распределитель 9 в исходное состо ние . Симметричность построени  распределител  9 синхросигналов позвол ет аН:апогично срабатывать и при смене управлени  на втором и третьем выходах регистра 7, производ  коммутацию синхросигналов с первого выхода генератора 5 на вход распределител  9.

Claims (1)

1. Устройство дл  декодировани  манчестерского кода, содержащее генератор тактовых импульсов, первый выход которого соединен с первым входом детектора перехода, выход которого соединен с С-входом первого триггера , второй вход детектора перехода  вл етс  входом устройства, выход второго триггера  вл етс  информационным выходом устройства, о т л и - чающе ес  тем, что, с целью п вьшени  точности декодировани  и быстродействи  устройства за счет сокращени  времени регенерации и уменьшени  флуктуации точки регенерации, в устройство введены сдвиговые регистры , элемент И и распределитель синхросигналов, первый выход которого соединен с R-входом первого регистра , выход которого соединен с первыми входами первого и второго сдвиговых регистров, первые вьгходы которых соединены соответственно с первым и вторым входами элемента И, второй и третий выходы распределител  синхросигналов соединены с вторыми входами соответственно первого и второго сдвиговых регистров, вторые выходы которых соединены соответственно с первым и вторым входами распределител  синхросигналов, третий выход первого сдвигового регистра соединен с третьими входами второго сдвигового регистра и распределител  синхросигнала,-. третий выход второго сдвигового регистра соединен с третьим входом первого сдвигового регистра и с четвертым входом распределител  синхросигналов, п тый вход распределител  синхросигналов под-

5

0

5

ключен к первому выходу генератора тактовых импульсов, второй выход которого соединен с шестым входом распределител  синхроимпульсов и с третьим входом детектора переноса, первый вход которого объединен .с D-входом третьего триггера, выход которого соединен с D-входом второго триггера, С-вход третьего триггера подключен к выходу детектора перехода, выход элемента И соединен с С-входом второго триггера и  вл етс  выходом синхронизации устройства.

2, Устройство по п,1, о т л и- чающеес  тем, что детектор перехода выполнен на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ и триггерах, выходы первого и второго триггеров соединены соответственно с первым и вторым входами элемента ИСКПЮЧАЮидаЕ ИЛИ, выход которого  вл етс  выходом детектора , D-входы первого и второго триггеров объединены и  вл ютс  первым входом детектора. С-входы первого и второго триггеров  вл ютс  соответственно вторым и третьим входами детектора . 1

3, Устройство по п.1, о т л и- чающеес  тем, что распределитель синхронизации выполнен на элементах И-НЕ, выходы первого и второго элементов И-НЕ соединены соответственно с первым и вторым входами третьего элемента И-НЕ, выход которого соединен с первым входом- четвертого элемента И-НЕ, выход которого  в-  вл етс  первым выходом распределите-

,Q л , выход третьего элемента  вл етс  вторым выходом распределител , выходы п того и шестого элементов И-НЕ соединены соответственно с первым и вторым входами седьмого эле4г мента И-НЕ, выход которого  вл етс  третьим входом распределител , первые входы второго и п того элементов И-НЕ  вл ютс  соответственно первым и вторым входами распределител , первые входы первого и шестого элементов И-НЕ  вл ютс  соответственно третьим и четвертым входами распределител , вторые входы первого и п того элементов И-НЕ объединены и  вл ютс  п тым входом распределител , вторые входы второго и шестого элементов И-НЕ объединены и  вл ютс  шестым входом распределител .

0

5

50

55

Фиг.1

Фйг.З

I ктоци  mo tHi/

I I и регенерации

ФиеЛ

Фиг. 5