SU1587496A1 - Parallel counter-type adder - Google Patents
Parallel counter-type adder Download PDFInfo
- Publication number
- SU1587496A1 SU1587496A1 SU874352409A SU4352409A SU1587496A1 SU 1587496 A1 SU1587496 A1 SU 1587496A1 SU 874352409 A SU874352409 A SU 874352409A SU 4352409 A SU4352409 A SU 4352409A SU 1587496 A1 SU1587496 A1 SU 1587496A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- adder
- output
- bit
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в специализированных вычислительных машинах и цифровых устройствах роботизированных систем управлени дл сложени и вычитани чисел как в двоичной системе счислени , так и в системе счислени с иррациональными основанием √2, представленных в пр мых, обратных и дополнительных кодах, а также дл обработки векторной информации. Целью изобретени вл етс расширение функциональных возможностей, заключающеес в выполнении операций сложени и вычитани чисел в пр мых, обратных и дополнительных кодах. Поставленна цель достигаетс тем, что параллельный накапливающий сумматор, содержащий одноразр дные сумматоры 1 1 - 1 N+2 и группу мультиплексоров 8, содержит группу элементов ИЛИ 9, группы элементов И 10, 11, элементы И 12 - 14, мультиплексоры 16, 17 и триггеры 18, 19 знака с соответствующими св з ми. 2 ил.The invention relates to computing and can be used in specialized computers and digital devices of robotic control systems for adding and subtracting numbers in both the binary number system and the number system with irrational √2 bases presented in direct, inverse, and additional codes. and also for processing vector information. The aim of the invention is to expand the functionality of performing addition and subtraction of numbers in forward, inverse, and additional codes. The goal is achieved by the fact that the parallel accumulating adder containing one-bit adders 1 1 - 1 N + 2 and a group of multiplexers 8, contains a group of elements OR 9, groups of elements AND 10, 11, elements AND 12 - 14, multiplexers 16, 17 and the triggers 18, 19 characters with the corresponding connections. 2 Il.
Description
елate
0000
«"
4four
Изобретение относитс к Ёычисли- тельной технике и может быть исноль- зовано в специализированных вычислительных машинах и цифровых устройствах роботизированных систем уцрав- лени дл сложени и вычитани чисел как в двоичной системе счислени , так и в системе .счислени с иррациональным основанием , представ ленных в пр мых, обратных и дополнительных кодах, а также дл обработки векторной информации.The invention relates to computational techniques and can be used in specialized computers and digital devices of robotic tracing systems for adding and subtracting numbers in both the binary number system and in the number system with an irrational basis presented in Weak, reverse and additional codes, as well as for processing vector information.
Цель изобретени - расширение функциональных возможностей за счет выполнени операций сложени и вычитани чисел в пр мых, обратных и дополнительных кодах.The purpose of the invention is to expand the functionality by performing the operations of adding and subtracting numbers in forward, inverse, and additional codes.
На фиг.1 представлена схема параллельного накапливающего сумматора; на фиг.2 - схема одноразр дного сумматора .Figure 1 presents the scheme of the parallel accumulating adder; Fig. 2 is a diagram of a one-bit adder.
II
Сумматор (фиг.1) содержит одноразр дные сумматоры ,42 входы 2,- 2 разтр р,отз числа сумматора, вход 3 разрешени считывани сумматора, входы 4 и 42 разр дов установки знака сумматора, вход 5 задани вида операции сумматора, вход 6 задани вида основани сумматора, выходы 7,- п Р зр цов сумматора, группу мультиплексоров 8, группу элементов ИЛИ 9, первую и вторую группы элементов И 10 и 11, первый, второй и третий элементы И 12-14 соответственно, вход 15 задани режима сумматора, первый и второй мультиплексоры 16 и 17,первый и второй триггеры 18 и 19.The adder (Fig. 1) contains single-digit adders, 42 inputs 2, - 2 rant p, from the number of the adder, input 3 of the read resolution of the adder, inputs 4 and 42 of the bits of the adder sign, input 5 of the adder operation type, input 6 base type of the adder, outputs 7, -R p the views of the adder, a group of multiplexers 8, a group of elements OR 9, the first and second groups of elements AND 10 and 11, the first, second and third elements And 12-14 respectively, input 15 setting the adder mode , the first and second multiplexers 16 and 17, the first and second triggers 18 and 19.
Одноразр дный сумматор 1 (фиг.2) содержит вход 20 переноса одноразр дного сумматора, выход 21 переноса одноразр дного сумматора, триггер 22, первый и второй элементы И 23 и 24, первый и второй сумматоры 25 и 26 по модулю два, элемент ИЛИ 27, пр мой и инверсный выходы 28 и 29 суммы одноразр дных сумматоров соот- .ветственно. IThe one-bit adder 1 (FIG. 2) contains a single-bit adder transfer input 20, a one-bit adder transfer output 21, trigger 22, first and second elements AND 23 and 24, first and second adders 25 and 26 modulo two, OR element 27 , direct and inverse outputs 28 and 29 of the sum of one-digit adders, respectively. I
Параллельный накапливающий сумматор предназначен дл суммировани как двоичных, так и дл суммировани векторов , представленных в двоично-кодированной позиционной системе счисле- ни с основанием . В этой системе счислени любой вектор X представл етс в видеThe parallel accumulator adder is designed to sum both binary and vector summation represented in a binary-coded positional number system with a base. In this number system, any vector X is represented as
х,(12)- .ь, -X . x, (12) -., -X.
.х,-л1.x, -l1
/24 (1)/ 24 (1)
Учитыва , что веса разр дов даннго кода вл ютс последовательность степеней основани -f .. 1-6 л, 16 2, 4,Considering that the weights of the bits of this code are a sequence of base degrees — f .. 1-6 L, 16 2, 4,
II
четные степени которой представл ют собой веса разр дов двоичного кода, нечетные - веса разр дов двоичного кода, умноженные на , то выражени ( 1) можно записать какthe even degrees of which are the weights of the bits of the binary code, the odd ones are the weights of the bits of the binary code multiplied by, then expressions (1) can be written as
., л- iJ. ri-г 1 X .-2. (2)., l- iJ. ri-g 1 X.-2. (2)
О ABOUT
где величины принимают значени :where values take the values:
xj, x;efo,xj, x; efo,
jcfl,3,5... i42,A,6....n-2jcfl, 3.5 ... i42, A, 6 .... n-2
Первый Член формулы (2) составл ет сумму нечетных разр дов кода, а второй член - сумму четных разр дов кода с основанием ,The first term of formula (2) is the sum of odd code bits, and the second term is the sum of even code bits with a base,
Особенностью вл етс то,что код с основанием -(, используемый дл записи вектора, единый и в то же врем члены выражени (2) независимы друг от друга. Это позвол ет при сложении двух векторов- осуществл ть параллельное и независимое сложение составных частей векторов. Если в i-x разр дах (четных или нечетных) слагаемых имеютс единицы то единица переноса поступает в (1+2)-й разр д кода, в отличие от традиционной двоичной системы счислени , где единица поступает в (1+1)-й разр д.The peculiarity is that the code with the base - (used to record the vector, the same and at the same time, the terms of expression (2) are independent of each other. This allows the addition of two vectors to the parallel and independent addition of the component parts of the vectors If there are units in the ix bits (even or odd) terms, then the transfer unit enters the (1 + 2) -th bit of the code, in contrast to the traditional binary number system, where the unit comes in (1 + 1) -th bit d.
Сумматор (фиг.1) может работать в двух режимах. Первый режим сложени и вычитани операндов, представленных в коде с основанием - и второй режим сложени и вычитани при двоичном представлении операндов.The adder (figure 1) can operate in two modes. The first mode of adding and subtracting operands represented in the code with a base is the second mode of adding and subtracting with binary representation of the operands.
Первый режим обеспечиваетс наличием на входе 6 сумматора сигнала Лог.1, а второй режим - сигнала Лог.О. .The first mode is ensured by the presence at input 6 of the signal adder Log.1, and the second mode - by the signal Log.O. .
Предлагаемый сумматор способен в указанных режимах дополнительно выполн ть , сложение операндов в обратных и дополнительных кодах, а такжеThe proposed adder can additionally perform in these modes, addition of operands in the inverse and additional codes, as well as
производить преобразование отрицательных чисел Б обратные и дополнительные коды,convert negative numbers B inverse and additional codes,
Параллельнрлй накапливающий сумматор при сложении операндов с.иррациональным основанием 4 в пр мом коде работает следующим образом. Суммированию чисел предшествует установка сумматора в исходное (нулевое) состо ние (цепи установки в нуль не показаны). После этого подают единичный сигнал на входы 5 и 6 сумматора На входе 15 сумматора устанавливаетс нулевое состо ние. Присутствие на входе 6 единичного сигнала обеспечивает коммутацию в i-м разр де сигнала переноса, поступившего с одноразр дного сумматора (i-2)-ro разр да , а на входе 5 - операцию сложени . Сумматор готов к сложению операндов в кодах с иррациональным основанием. Первое слагаемое, например 1 1 I 1101, присутствующее на входах 2 сумматора, при по влен 1и сигнала считывани .на входе 3 записываетс в триггеры 22 одноразр дных сумматоров , поскольку единицы слагаемого будут присутствовать на выходах первого сумматора 25 по модулю два, а следовательно, и на управл ющих входах счетных триггеров 22. Затем на входы 2 сумматора поступает код второго слагаемого, например 01110011, и с этого момента начинаетс процесс суммировани четных (х 111 и х 1101) и нечетных (у,1110 и у 0101) разр дов параллельно (одновременно) и независимо друг от друга. При зтом на первом этапе (до поступлени импульса считывани ) формируютс в каждом одноразр дном сумматоре 1 переносы с учетом состо ни триггера 22 информации на входе 2. соответствующего разр да и переноса с (1-2)-го разр да.Parallel accumulating adder when adding operands with irrational base 4 in the direct code works as follows. The summation of numbers is preceded by the setting of the adder to the initial (zero) state (the setting chains to zero are not shown). Thereafter, a single signal is supplied to the inputs 5 and 6 of the adder. A zero state is set at the input 15 of the adder. The presence of a single signal at the input 6 provides for switching in the i-th bit of the transfer signal received from a single-bit (i-2) -ro-bit adder, and at input 5, the addition operation. The adder is ready to add operands in codes with an irrational basis. The first term, for example, 1 1 I 1101, which is present at the inputs 2 of the adder, with the appearance of the 1st read signal. At the input 3, is written into the triggers 22 of the one-bit adders, since the units of the addendum will be present at the outputs of the first adder 25 modulo two, and therefore and at the control inputs of the counting triggers 22. Then, the second term code, for example 01110011, goes to the inputs 2 of the adder, and from this moment begins the process of summing the even (x 111 and x 1101) and odd (y, 1110 and y 0101) bits in parallel (simultaneously) and independent about each other. In this case, at the first stage (before the arrival of a read pulse), in each one-bit adder 1, translations are formed taking into account the state of the information trigger 22 at the input 2. the corresponding bit and transfer from the (1-2) -th bit.
На втором этапе окончательно в счетных триггерах 22 всех разр дов .- формируетс сумма. Работа i-ro разр да сумматора в режиме сложени , приAt the second stage, finally, in the counting triggers 22 of all bits .- the sum is formed. The i-ro operation of the adder in the add mode, with
15874961587496
сумматора 25 по модулю два на его выходе формируетс потенциал Лог KOTopbrfi поступает на управл ющий вход триггера 22. Одновременно на ходе первого элемента И 23 формируе с потенциал Лог.Г , который через элемент ИЛИ 27, как единица перено- распростран етс в сторону старadder 25 modulo two at its output a potential of the KOTopbrfi Log is fed to the control input of the trigger 22. At the same time, during the first element AND 23, it forms with the potential of Log.G, which through the element OR 27, as a unit, propagates towards the old
у л Xy l x
са,sa,
10ten
1515
2020
2525
щего (i+2)-ro разр да. Кмпульс счит вани , по вившийс на входе 3, не и мен ет состо ние триггера 22, так к на его управл ющем входе присутству ет Лог.О. Если на вход i-ro одноразр дного сумматора поступают сигналы П; О и у; 1 или П. 1 и у; О, то на выходе первого суммат ра 25 по модулю два формируетс пот циал Лог.1, который поступает на управл ющий вход триггера 22 и на п вый вход второго элемента И 24, При этом если триггер 22 находитс в еди ничном (нулевом) состо нии, то с его инверсного выхода на второй вход вто рого сумматора 26 по модулю два пост пает потенциал Лог. Г (Лог.О) и на его выходе формируетс потенциал Лог.1 (Лог.О), который поступае на второй вход второго элемента И 24The current (i + 2) -ro bit. The counting pulse, which appeared at input 3, does not change the state of the trigger 22, as well, at its control input there is a Log.O. If the input i-ro one-bit adder receives signals P; Oh and at; 1 or P. 1 and y; O, then at the output of the first modulo 25 modulo two, the capacity of Log.1 is formed, which is fed to the control input of the trigger 22 and to the fifth input of the second element AND 24, Moreover, if the trigger 22 is in the unified (zero) state then, from its inverse output to the second input of the second adder 26 modulo two, the potential Log goes. G (Log.O) and at its output a potential Log.1 (Log.O) is formed, which is fed to the second input of the second element And 24
При совпадении (не совпадении) двух Лог.1 на входе второго элемен та И 24 и на его выходе формируетс потенциал Лог. Г (Лог.О) и на выходе.элемента ИЛИ 27 i-ro разр да формируетс сигнал переноса 1 (П ; 0) и (i-2)-й разр д сумматора При поступлении по входу 3 счетного импульса триггер 22 i-ro разр да переключаетс в противоположное состо ние. Если на вход i-ro разр да поступают сигналы П, О и у 0, то на выходе первого сумматора 25 по модулю два формируетс потенциал Лог.О. При этом на выходе эле- 45 мента ИЛИ 27 формируетс сигналIf two Log.1s coincide (do not coincide) at the input of the second element I 24 and the potential Log is formed at its output. G (Log.O) and at the output of the element OR 27 i-ro the transfer signal 1 (P; 0) and (i-2) -th digit of the adder is formed. When the counting pulse arrives at input 3, the trigger 22 i-ro the bit switches to the opposite state. If the input of the i-ro bit receives the signals P, O and y 0, then at the output of the first adder 25 modulo two a potential Log. O is formed. In this case, at the output of the element OR 27, a signal is generated
переноса П; О в (i-2)-A разр д, а триггер 22 i-ro разр да не реагирует на поступление счетного импульса и сохран ет свое состо ние. Рассмот30transfer P; O is in (i-2) -A bit, and trigger 22, the i-bit bit does not respond to the arrival of a counting pulse and retains its state. Review30
3535
4040
..1..one
в режиме сложени п-разр дных чисел с иррациональным основанием iTJ одйнапоступающий на первый вход второго сумматора 26 по модулю два,протекает следующим образом. Если на входе 2 i-ro разр да , а на вход переноса i-ro одноразр дного сумматора 1 через м -льтиплексор 8 и поступает единица переноса . 1 из (i-2)-ro разр да, то при совпадении двух сигналов на входе первогоin the addition mode of p-bit numbers with an irrational base iTJ, the one entering the first input of the second adder 26 modulo two proceeds as follows. If the input 2 has i-ro bits, and the transfer input i-ro of the one-bit adder 1 through the multiplexer 8 receives the transfer unit. 1 of (i-2) -ro bit, then if two signals at the input of the first match
5555
кона как дл четных, так и нечетных разр дов.con for both even and odd bits
При сложении максимальных положительных чисел единицы переноса (п-1)- го и п-го разр дов поступают соответственно в (п+1)-й и (п+2)-й разр ды.When adding the maximum positive numbers, the units of the transfer of the (n-1) -th and n-th bits enter, respectively, the (n + 1) -th and (n + 2) -th bits.
15874961587496
сумматора 25 по модулю два на его выходе формируетс потенциал Лог.О , KOTopbrfi поступает на управл ющий вход триггера 22. Одновременно на выходе первого элемента И 23 формируетс потенциал Лог.Г , который через элемент ИЛИ 27, как единица перено- распростран етс в сторону стару л Xadder 25 modulo two at its output, a potential of Log. O, KOTopbrfi is fed to the control input of trigger 22. At the same time, at the output of the first element And 23, a potential of Log. G is formed, which through the element OR 27, as a unit, propagates to the side old l x
са,sa,
10ten
1515
2020
2525
щего (i+2)-ro разр да. Кмпульс считывани , по вившийс на входе 3, не измен ет состо ние триггера 22, так как на его управл ющем входе присутствует Лог.О. Если на вход i-ro одноразр дного сумматора поступают сигналы П; О и у; 1 или П. 1 и у; О, то на выходе первого сумматора 25 по модулю два формируетс потенциал Лог.1, который поступает на управл ющий вход триггера 22 и на первый вход второго элемента И 24, При этом если триггер 22 находитс в едиг- ничном (нулевом) состо нии, то с его инверсного выхода на второй вход второго сумматора 26 по модулю два поступает потенциал Лог. Г (Лог.О) и на его выходе формируетс потенциал Лог.1 (Лог.О), который поступает на второй вход второго элемента И 24.The current (i + 2) -ro bit. The read pulse, which appears at input 3, does not change the state of trigger 22, since Log.O. is present at its control input. If the input i-ro one-bit adder receives signals P; Oh and at; 1 or P. 1 and y; O, then at the output of the first adder 25 modulo two, the potential of Log.1 is formed, which is fed to the control input of the trigger 22 and to the first input of the second element I 24, Moreover, if the trigger 22 is in the single (zero) state, then from its inverse output to the second input of the second adder 26 modulo two receives the potential Log. G (Log.O) and at its output a potential Log.1 (Log.O) is formed, which is fed to the second input of the second element And 24.
При совпадении (не совпадении) двух Лог.1 на входе второго элемента И 24 и на его выходе формируетс потенциал Лог. Г (Лог.О) и на выходе.элемента ИЛИ 27 i-ro разр да формируетс сигнал переноса 1 (П ; 0) и (i-2)-й разр д сумматора. При поступлении по входу 3 счетного импульса триггер 22 i-ro разр да переключаетс в противоположное состо ние. Если на вход i-ro разр да поступают сигналы П, О и у 0, то на выходе первого сумматора 25 по модулю два формируетс потенциал Лог.О. При этом на выходе эле- 5 мента ИЛИ 27 формируетс сигналIf two Log.1s coincide (do not coincide), the potential Log is formed at the input of the second element 24 and its output. G (Log.O) and at the output of the OR element. 27 of the i-th digit, the transfer signal 1 (P; 0) and (i-2) -th digit of the adder are generated. When a counting pulse arrives at input 3, the trigger 22 of the i-ro bit switches to the opposite state. If the input of the i-ro bit receives the signals P, O and y 0, then at the output of the first adder 25 modulo two a potential Log. O is formed. In this case, at the output of the element OR 27, a signal is generated
переноса П; О в (i-2)-A разр д, а триггер 22 i-ro разр да не реагирует на поступление счетного импульса и сохран ет свое состо ние. Рассмот0transfer P; O is in (i-2) -A bit, and trigger 22, the i-bit bit does not respond to the arrival of a counting pulse and retains its state. Review0
5five
00
в режиме сложени п-разр дных чисел с иррациональным основанием iTJ одйна5in the addition mode of n-digit numbers with an irrational basis iTJ is single5
кона как дл четных, так и нечетных разр дов.con for both even and odd bits
При сложении максимальных положительных чисел единицы переноса (п-1)- го и п-го разр дов поступают соответственно в (п+1)-й и (п+2)-й разр ды.When adding the maximum positive numbers, the units of the transfer of the (n-1) -th and n-th bits enter, respectively, the (n + 1) -th and (n + 2) -th bits.
в которых, как и в триггерах 18 и 19 знака, до суммировани записана нулева информаци . Результат суммы с пр мых выходов триггеров 22 через элементы И 10,к вторым входам которых подсоединены инверсные выходы триггеров 18 и 19, и через элементы ИЛИ 9 поступает на выходы 7 сумматора.in which, as in the triggers 18 and 19 characters, before the summation, zero information is recorded. The result of the sum from the direct outputs of the flip-flops 22 through the elements AND 10, to the second inputs of which the inverse outputs of the flip-flops 18 and 19 are connected, and through the elements OR 9 enters the outputs 7 of the adder.
При сложении двоичных операндов ,д (второй режим работы) в отличие от рассмотренного режима единицы переноса i-x одноразр дных сумматоров поступают на вторые информационные входы (i+l)-x мультиплексоров 8 (а г не на первые информационные входы (i+2)-x мультиплексоров 8). Кроме того , во втором режиме работы к входу 6 прилагаетс потенциал Лог.О. Разр дность двоичных операндов равна n+l разр дам. В остальном процедура операции сложени на всех этапах аналогична описанной.When adding binary operands, d (the second mode of operation), in contrast to the considered mode, the transfer unit ix of one-bit adders go to the second information inputs (i + l) -x multiplexers 8 (a g not to the first information inputs (i + 2) - x multiplexers 8). In addition, in the second mode of operation, the potential of Log.O. is applied to the input 6. The bit width of binary operands is n + l bit. The rest of the procedure of the addition operation at all stages is similar to that described.
Рассмотрим работу параллельного накапливающего сумматора в режиме 25 вычитани в кодах с иррациональным основанием лГ. В этом режиме сумматор перед операцией также устанавливаетс в исходное состо ние (нулевое состо ние), после чего на вход 5 по- ЗО даетс нулевой потенциал, а на вход 6 - единичный потенциал и на входе 15 устанавливаетс единичное состо ние . Затем в триггеры 22 сумматора записываетс п+2 разр дное уменьшаемое путем Подачи на его входы 2с последующим приложением импульса считывани на вход 3. Процесс вычитани , как и сложени , происходит одновременно, независимо и одинако- 0 во среди четных и нечетных разр дов и начинаетс в момент приложени к входам 2 сумматора n+2-разр дного вычитаемого. Уменьшаемое и вычитаеое представлены в пр мых кодах. По 45 аналогии со сложением вычитание удоб-. о рассматривать на основе работы i-ro разр да сумматора.Consider the operation of a parallel accumulating adder in subtraction mode 25 in codes with an irrational LG base. In this mode, the adder before the operation is also set to the initial state (zero state), after which a zero potential is given to input 5, and a single potential to input 6 and a single state is established at input 15. Then, n + 2 bits reduced by triggering to its inputs 2 are written to the adder trigger 22, followed by the application of a read pulse to input 3. The process of subtracting, as well as adding, occurs simultaneously, independently and equally among even and odd bits and starts at the time of application to the inputs 2 of the adder n + 2-bit subtracted. Reduced and subtracted are presented in direct codes. By 45 analogies with addition, subtraction is convenient. o be considered on the basis of the work of the i-ro bit adder.
Если при подаче на вход 2 i-roIf at the entrance to the input 2 i-ro
разр да у; 1 по входу переноса поступает сигнал заема из (i-2)-ro разр да, то при совпадении двух сигналов на входе первого сумматора 25 j по модулю два на его выходе формируетс потенциал Лог.О, который поступает на управл ющий вход триггера 22. Одновременно на выходе первого элемента И 23 форми8bit y 1, the transfer signal receives a loan from (i-2) -ro discharge, then if two signals coincide at the input of the first adder 25 j modulo two, the potential of Log.O is formed at its output, which is fed to the control input of the trigger 22. At the same time at the output of the first element And 23 form8
,д г d g
25 О 0 5 25 O 0 5
00
руетс потенциал Лог.1, который через элемент ИЛИ 27 по выходу переноса как единица заема z расЦростран етс в сторону (i+2)-ro разр да. Триггер 22; сохран ет свое состо ние. Если на вход i-ro разр да поступают сигналы Z; О и у 1 или z; 1 „у. 5, то на выходе первого сумматора 25; по модулю два формируетс потенциал Лог.Г , которьй поступает на управл ющий вход триггера 22; и первый вход второго элемента И 24; j Если триггер находитс в единичном (нулевом) состо нии , то с его инверсного выхода на второй вход второго сумматора 26; по модулю два поступает потенциал Лог.О (Лог.1) и на его выходе формируетс потенциал Лог-.О (Лог. I), который поступает на второй вход второго элемента И . При несовпадении (совпадении) двух Лог.Г на входе второго элемента И 24; на его выходе формируетс потенциал Лог.О (Лог.1) и.на шине переноса формируетс сигнал заема z ; О (z; 1). В момент поступлени по входу 3 счетного импульса триггер 22; переключаетс в противоположное сос- то ние.Potential Log.1 is detected, which through the OR 27 element at the output of the transfer, as a unit of loan z, spreads towards the (i + 2) -ro discharge. Trigger 22; retains its state. If the input of the i-ro bit receives signals Z; O and y 1 or z; 1 „ 5, then at the output of the first adder 25; modulo two, the potential of Log. G is formed, which is fed to the control input of the trigger 22; and the first input of the second element And 24; j If the trigger is in the unit (zero) state, then from its inverse output to the second input of the second adder 26; modulo two, the potential of Log.O (Log.1) enters and at its output a potential of Log-.O (Log. I) is formed, which is fed to the second input of the second element I. If there is a mismatch (coincidence) of two LogG.G at the input of the second element I 24; at its output, a potential of Log.O (Log.1) is formed and, on the transfer bus, a loan signal z is generated; O (z; 1). At the time of arrival at the input 3 of the counting pulse trigger 22; switches to the opposite state.
При вычитании в пр мом коде, в случае , когда уменьшаемое меньше вычитаемого , возникают заемы в триггерыWhen subtracting in the direct code, in the case when the deductible is less than the deductible, loans arise in the triggers
18и 19 знака, предварительно установленные в нулевое состо ние, которые в виде единиц заема распростран ютс в мультиплексоры 16 и,17.18 and 19 characters pre-set to zero state, which are distributed as multipliers in multiplexers 16 and 17.
С их помощью триггеры 18 и 19 устанавливаютс в единичное состо ние, которое означает, что соответствую- пще разр ды отрицательные. Возможны случаи, когда единица заема в знаковые триггеры возникает только в нечетных или только в четных разр дах, тогда соответственно только триггерWith their help, the triggers 18 and 19 are set to one state, which means that the corresponding bits are negative. There may be cases when a unit of credit to sign triggers occurs only in odd or even even bits, then, respectively, only the trigger
19знака или только триггер 18 знака устанавливаютс в единичное состо ние . Дп получени результата вычитани на выходах 7 в пр мом коде, поскольку в триггерах 22 фиксируетс в данном случае разность чиселThe 19 characters or only the character trigger 18 is set to one state. Dp of obtaining the result of the subtraction at the outputs 7 in the direct code, since in the triggers 22 the difference of numbers is fixed in this case
X и у в дополнительном коде, необходимо вычесть единицу из самого младхиего нечетного (первого) разр да сумматора при отрицательных чет- Hi.ix разр дах, или из самого младшего четного (второго) разр да при отрицательных четных разр дах и вместе из нечетного и четного (первого и второго) разр дов при отрицательном результате. Ввиду того, что вхо 15 в режиме вычитани находитс в единичном состо нии, то единичные сигналы триггеров 18 и 19 знака поступают соответственно на первый и второй информационные мультиплексоры 8 второго и.первого разр дов, в первом случае через последовательно соединенные элементы И 12 и 14, а во втором случае - через элементы И 13. А затем происходит вычитание из записанного в триггерах 22 дополнительного кода результата единицы заема четных и нечетных разр дов или двух еди . ниц заема дл обеих групп разр дов после подачи на вход 3 импульса считывани .X and y in the additional code, it is necessary to subtract one from the lowest odd (first) digit of the adder with negative even Hi.ix bits, or from the least significant even (second) bit with negative even digits and together from the odd even even (first and second) bits with a negative result. Due to the fact that the input 15 in the subtraction mode is in the single state, the single signals of the trigger 18 and 19 of the sign go to the first and second information multiplexers 8 of the second and first bits, respectively, in the first case through the sequentially connected elements And 12 and 14 , and in the second case, through the elements of And 13. And then the subtraction from the additional result code recorded in the triggers 22 of the unit of the even and odd bits or two units takes place. Loan for both groups of bits after a read pulse is fed to input 3.
Результат вычитани снимают с инверсных входов триггеров 22, если все разр ды отрицательные, или с пр мых выходов - если все разр ды положительные. В том случае, когда одна группа разр дов -отрицательна , а-друга - полол ительна , отрицательные разр ды снимаютс с инверсных выходов, а положительшзш - с пр мых выходов триггеров 22. При вычитании двоичных п+2 разр дных операндов заем единицы i-ro разр да сумматора делаетс в (1+1)-м разр де, т.е. слева сто щем. Дп обеспечени этого мультиплексоры 8 подключают к входу переноса i-ro одноразр дного сумматора выход переноса из (i-l)-ro разр да .The result of the subtraction is removed from the inverted inputs of the triggers 22, if all the bits are negative, or from the direct outputs - if all the bits are positive. In the case when one group of bits is negative, and the other is polol-effective, negative bits are taken from the inverse outputs, and positive bits are taken from the direct outputs of the trigger 22. When the binary n + 2 bit operands are subtracted, the units i- The ro bit of the adder is made into a (1 + 1) th bit, i.e. on the left is worthwhile. Dp provision of this multiplexers 8 are connected to the transfer input i-ro of the one-bit adder transfer output from the (i-l) -ro discharge.
Отличие операции вычитани двоичных операндов состоит в том, что всегда оба триггера 18 и 19 знака устанав ливаютс в единичное состо ние (когда уменьшаемое меньше вычитаемого ) и в том, что на входе 6 присутствует сигнал Лог.О. Дл получени результата вычитани в пр мом коде необходимо вычесть единицу заема из самого младшего разр да. Так как на первом входе элемента И 14 присутствует потенциал Лог.О, то единица заема с выхода триггера 19 знака через элемент И 13 распространитс только в первый разр д сумматора . В остальном процесс вычитани ничем не отличаетс от ранее рассмотренного; При этом если результат вычитани отрицательный, то его пр мой код снимаетс с инверсных выходовThe difference between the subtraction operation of binary operands is that both trigger 18 and 19 are always set to one (when decremented is less than subtracted) and that Log.O. is present at input 6. To obtain the result of the subtraction in the direct code, it is necessary to subtract the loan unit from the youngest category. Since at the first input of the element And 14 there is a potential of Log.O, the unit of loan from the output of the trigger 19 characters through the element 13 will propagate only for the first time of the adder. For the rest, the subtraction process is no different from what was previously discussed; Moreover, if the result of the subtraction is negative, then its direct code is removed from the inverse outputs.
15874961587496
10ten
триггеров 22 сумматора, в противном случае - с пр мых выходов тех же триггеров.triggers 22 adders, otherwise - from the direct outputs of the same triggers.
Параллельный сумматор можно использовать дл преобразовани пр мых кодов отрицательных чисел в обратные и дополнительные коды. Дл получени обратного кода отрицательного числа JO в счислении с иррациональным основа- кием необходимо триггеры 18 и 19 знака установить в единичное состо ние , а на входы 2 (п+2)-х разр дов подать пр мой код числа, на входы 15 5 и 6 сигнал Лог.Г и через врем срабатывани сумматора 25 по модулю два подать на вход 3 импульс считы-, вани . При этом на выходах 7 сумматора будет присутствовать обратный 0 код исходного операнда. Преобразование отрицательного числа в дополнительный код состоит в том, что после записи числа в сумматор необходимо на вход 5 подать нулевой сигнал, 5 а к входам 2 первого и вторрго разр дов (к младшему нечетному и четному разр дам) сумматора приложить дв е единигда заема. После чего через промежуток времени, равный или больше 0 времени задержки информации на первом сумматоре 25 по модулю два, на вход 3 подать импульс считывани . A parallel adder can be used to convert direct codes of negative numbers to inverse and additional codes. To obtain the inverse code of a negative number JO in terms of the irrational basis, it is necessary to set the triggers 18 and 19 of the sign to one state, and to the inputs of 2 (n + 2) bits to submit the direct code of the number, to the inputs of 15 5 and 6, the signal of the Log.G and after the response time of the adder 25 modulo two, apply a 3-pulse readout to the input 3. In this case, at the outputs 7 of the adder, the inverse 0 code of the source operand will be present. The conversion of a negative number to an additional code consists in the fact that after writing the number to the adder, it is necessary to send a zero signal to input 5, 5 and to the inputs 2 of the first and second bits (to the youngest odd and even bits) the adder has two single credits. After that, after a period of time equal to or greater than 0 the delay time of information on the first adder 25 modulo two, send a read pulse to the input 3.
По истечении времени заема на входах 7 параллельного накапливающего сумматора будет присутствовать дополнительный код отрицательного чис- 4 ла. В том случае, когда нечетные раз- : р ды отрицательные, а четные - поло- жительные и наоборот, то в единичное состо ние устанавливаетс триггер i 19 знака, а триггер 18 знака - в нулевое и наоборот: триггер 19 знака- устанавливаетс в нулевое состо ние а триггер 18 знака - в единичное. В данном случае процесс получени обратного кода числа аналогичен ранее рассмотренному. Отличие состоит в том, что обратный код положитель- ных разр дов снимаетс с пр мых выходов триггеров 22, а отрицательных - с инверсных выходов тех же триггеров.Upon expiration of the loan time, an additional code of a negative number will be present at the inputs 7 of the parallel accumulating adder. In the case when odd divisions are negative and even are positive and vice versa, the trigger is set to one sign i 19, and the trigger 18 sign is set to zero and vice versa: the trigger 19 sign is set to zero The state and trigger 18 characters - in the unit. In this case, the process of obtaining the reverse code number is similar to the previously discussed. The difference is that the reverse code of positive bits is removed from the direct outputs of the flip-flops 22, and negative ones from the inverse outputs of the same flip-flops.
Дп образовани дополнительного кода в этом случае необходимо приложить единицу заема ко входу 2 первого или второго разр дов сумматора в зависимости от состо ни триггеров 18 и 19 знака и при нулевом сигналеDp of formation of an additional code in this case it is necessary to attach a unit of credit to the input 2 of the first or second bits of the adder depending on the state of the flip-flops 18 and 19 characters and at zero signal
10ten
1515
11 158749611 1587496
на вход 5 подать импульс считывани на вход 3. Следует отметить, что дополнительш и код отрицательного числа можно получить путем установки входа 15 в единичное состо ние, тогда при нулевом сигнале на входе 5 в качестве единиц заема будут выступать выходные сигналы пр мых выходов триггеров 18 и 19 знака, которые через элементы И 12-14 поступают соответственно на входы заема второго и первого одноразр дных сумматоров .at input 5, apply a read pulse to input 3. It should be noted that the additional code and a negative number can be obtained by setting input 15 to one, then with a zero signal at input 5, the output signals of the direct outputs of the flip-flops will be 18 and 19 digits, which, through the elements 12-14, respectively, arrive at the inputs of the loan of the second and first one-bit adders.
Преобразование отрицательных двоичных чисел в обратный и дополнительный коды аналогично рассмотренному преобразованию. Отличие состоит в том, что дл получени дополнитель- ного кода двоичного числа на вход 6 подаетс нулевой потенциал,Conversion of negative binary numbers to inverse and additional codes is similar to the considered conversion. The difference is that to obtain an additional binary number code, zero potential is applied to input 6
Предлагаемьй сумматор может выполн ть операцию сложени с числами, представленными в пр мых, обратных и дополнительных кодах, как при двоичном представлении операндов, так и в счислении с иррациональным основанием -л|2. При этом возможны следующие варианты представлени операндов х и и у, когда первое слагаемое представ- зо лено в пр мом коде, а второе в дополнительном и обратном коде, когда оба cJiaraeMbix положительные (обратный и - дополнительный коды совпадают с пр мым ), то зтот вариант рассмотрен ранее . . Если второй операнд - отрицательный , то после записи в триггеры 22 первого операнда на входы 2 разр дов сумматора поступает обратный или дополнительный код второго слагаемого . При этом дл обратного кода вход 15 устанавливаетс в нулевое состо ние, дл дополнительного - в единичное состо ние. .Если отрицатель- ньй операнд поступает в двоичном кова чи бы та ют че дв на чи ны мо ле со об Л сл пе И р ме ед ра пу ча мо ми ка ед ст от ту н ло с полA proposed adder can perform an addition operation with numbers represented in forward, inverse, and additional codes, both in binary representation of operands, and in number with an irrational base of -l | 2. In this case, the following variants of the operands x and y are possible, when the first addendum is represented in the forward code, and the second in the supplementary and inverse codes, when both cIiaraeMbix are positive (inverse and - the complementary codes coincide with the forward one), then this The variant is considered earlier. . If the second operand is negative, then, after writing to the triggers 22 of the first operand, the reverse or additional code of the second term is fed to the inputs of the 2 bits of the adder. In this case, for the return code, the input 15 is set to the zero state, for the additional one - to the single state. .If the negative operand is received in binary form, then two or more units of the unit with the coma and the unit of the unit can be obtained from one unit with the other.
ФF
2020
2525
4040
де, то оба триггера 18 и 19 знака устанавливаютс в единичное состо ние ,de, then both flip-flops 18 and 19 are set to one state,
В том случае,когда второй опе- ранд -число с иррациональным основанием -J2, то в зависимости от знака соответствующей группы разр дов (четных и нечетных) триггеры 18 и 19 знака устанавливаютс в соответствующее состо ние. На входе 5 при этом должен присутствовать сигнал Лог.1, так как выполн етс оператш сложени Далее по входу 3 поступает импульс считывани и триггеры 22 устанавли45In the case when the second operand is a number with an irrational base -J2, then depending on the sign of the corresponding group of bits (even and odd), the signers trigger 18 and 19 are set to the appropriate state. In this case, the signal Log.1 must be present at the input 5, since the add-on operation is performed. Then, at input 3, a read pulse and triggers 22 are set 45
5050
5555
то су и ды ны ющ пе ми гру объ дан раз дин раз ( пр д дин ( k+ втоThis is the case, and dyuyu ni mu arg is given once d (times d din (k + w
00
5five
74967496
о about
1212
ваютс в состо ние, соответствующее числам X и у. Если второй операнд был задан в обратном коде, то результат суммировани в пр мом коде снима- ют дл двоичных кодов аналогично выдаче результата при вычитании в пр мых двоичных кодах, а дл чисел с иррациональным основанием аналогично вычитанию в пр мых кодах с иррациональным основанием л|2. Когда второе слагаемое задано дополнительным кодом, то после установки триггеров 22 в положение, соответствующее сумме чисел X и у,необходимо подать на вход 5 потенциал Лог.О (операци вычитани ). При сложении двоичных операндов единица переноса поступает через элемент И 13 на мультиплексор 8 первого разр да , на входах 2 - Лог.О. В режиме вычитани происходит вычитание единицы переноса из самого младшего разр да. С поступлением нового импульса считывани на выходах 7 получаетс результат суммировани в пр мом коде. Дл кодов с иррациональными основани ми в зависимости от знака соответствующей группы разр дов единица переноса поступает в соответствующий младший разр д, а при обоих отрицательных группах разр дов поступают две единицы переноса во второй н первый разр ды. Это происходит аналогично переводу отрицательных чисел с иррациональ ным основанием - в до- 5 полнительные коды.They are in the state corresponding to the numbers X and Y. If the second operand was specified in the reverse code, then the result of the summation in the direct code is removed for binary codes in the same way as the result of the subtraction in the direct binary codes, and for numbers with an irrational base it is similar to subtraction in direct codes with an irrational basis l | 2 When the second term is specified by an additional code, then after the installation of the flip-flops 22 in the position corresponding to the sum of the numbers X and y, it is necessary to apply the potential of Log.O (subtraction operation) to the input 5. With the addition of binary operands, the transfer unit enters through the element And 13 to the multiplexer 8 of the first bit, at the inputs 2 - Log.O. In the subtraction mode, the transfer unit is subtracted from the least significant bit. With the arrival of a new read pulse at the outputs 7, the result of summation in the forward code is obtained. For codes with irrational grounds, depending on the sign of the corresponding bit group, the transfer unit enters the corresponding lower bit, and for both negative bit groups, two transfer units are received in the second and first bit. This happens in the same way as transferring negative numbers with an irrational basis — into additional codes.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874352409A SU1587496A1 (en) | 1987-12-29 | 1987-12-29 | Parallel counter-type adder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874352409A SU1587496A1 (en) | 1987-12-29 | 1987-12-29 | Parallel counter-type adder |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1587496A1 true SU1587496A1 (en) | 1990-08-23 |
Family
ID=21345881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874352409A SU1587496A1 (en) | 1987-12-29 | 1987-12-29 | Parallel counter-type adder |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1587496A1 (en) |
-
1987
- 1987-12-29 SU SU874352409A patent/SU1587496A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1013947, кл.- G 06 F 7/50, 1981. Авторское свидетельство СССР № 1495782, кл. G 06 F 7/38, 17.12.87 * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4683548A (en) | Binary MOS ripple-carry parallel adder/subtracter and adder/subtracter stage suitable therefor | |
EP0416869B1 (en) | Digital adder/accumulator | |
SU1587496A1 (en) | Parallel counter-type adder | |
US3890496A (en) | Variable 8421 BCD multiplier | |
GB2025095A (en) | Fibonacci p-code parallel adder | |
GB1476603A (en) | Digital multipliers | |
SU1453400A1 (en) | Accumulating adder | |
SU1388857A1 (en) | Device for logarithming | |
SU1642464A1 (en) | Computing device | |
SU1262477A1 (en) | Device for calculating inverse value | |
SU1571573A1 (en) | Serial adder | |
SU920706A2 (en) | Counter-type adder | |
SU1282117A1 (en) | Dividing device | |
SU1399726A1 (en) | Parallel counter-type adder | |
SU1357947A1 (en) | Device for division | |
SU1660173A1 (en) | Counter with checking | |
SU928344A1 (en) | Device for division | |
SU1198511A1 (en) | Device for summing binary numbers | |
SU1709301A1 (en) | Division device | |
SU1575174A1 (en) | Device for multiplying two n-digit numbers | |
SU1097994A1 (en) | Device for transforming binary code to code of number system with negative radix | |
SU911517A1 (en) | Parallel counter-type adder | |
SU953637A1 (en) | Ternary adder | |
SU1478212A1 (en) | Divider | |
SU1376082A1 (en) | Multiplication and division device |