Claims (1)
Формула изобретенияClaim
Цифровой корректор формы амплитудно-частотной характеристики яркостного канала цветного телевизионного приемника, содержащий четыре блока задержки на такт, выход первого блока задержки соединен с входом второго блока задержки, а выход третьего с входом четвертого, первый сумматор, выход которого является выходом корректора, второй сумматор, два формирователя коэффициентов коррекции, отличающийся тем, что, с целью упрощения путем уменьшения числа блоков задержки и исключения мультиплексоров, первый и второй формирователи коэффициентов соединены последовательно, при этом первый формирователь выполнен регулируемым, вход управления которого является входом управляющего напряжения, а информационный вход является входом, устройства, выход второго формирователя подключен к инвертирующему входу первого сумматора и информационному входу первого блока задержки, выход второго блока задержки1 подключен к инвертирующему входу введенного второго сумматора, второй и третий неинвертирующие входы которого соединены с выходом и входом первого формирователя коэффициента, выход второго сумматора подключен к информационному входу третьего блока задержки, выход 0 четвертого блока задержки подключен к неинвертирующему входу первого сумматора., причем управляющие входы всех блоков задержки являются входами сигналов тактовой частоты.A digital corrector of the shape of the amplitude-frequency characteristic of the brightness channel of a color television receiver containing four delay units per clock, the output of the first delay unit is connected to the input of the second delay unit, and the output of the third with the input of the fourth, the first adder, the output of which is the output of the corrector, the second adder, two shaper correction factors, characterized in that, in order to simplify by reducing the number of delay units and eliminate multiplexers, the first and second shapers coefficient in connected in series, wherein the first generator is adjustable, which control input is an input control voltage, and the data input is an input device, the output of the second generator is connected to the inverting input of the first adder and the data input of the first delay unit, a second delay unit output 1 is connected to the inverting input of the entered second adder, the second and third non-inverting inputs of which are connected to the output and input of the first coefficient former, output d of the second adder is connected to the data input of the third delay unit, an output of the fourth delay unit 0 is connected to the noninverting input of the first adder., wherein the delay control inputs of all the blocks are the inputs of the clock signals.
Фи.г.2FI.G.2