SU1571561A1

SU1571561A1 - Импульсный стабилизатор посто нного напр жени

Info

Publication number: SU1571561A1
Application number: SU884493546A
Authority: SU
Inventors: Леонид Александрович Озеров; Олег Александрович Разнополов; Николай Евгеньевич Терентьев; Юрий Борисович Штессель
Original assignee: Челябинский Политехнический Институт Им.Ленинского Комсомола
Priority date: 1988-08-16
Filing date: 1988-08-16
Publication date: 1990-06-15

Abstract

Изобретение относитс к источникам вторичного электропитани радиоэлектронной аппаратуры. Цель изобретени - повышение качества выходных напр жений. Ключевой элемент 1, управл емый компаратором-модул тором 5, преобразует входное напр жение в последовательность пр моугольных импульсов, сглаживаемых фильтром 2. Компараторы 7 и 8 переключаютс в моменты, синхронные с переключением компаратора-модул тора 5. Дл устранени всплесков и провалов выходных напр жений, возникающих при коммутации дополнительного потребител 46, последний включаетс посто нно через баластные резисторы 39 - 45 при помощи многовходового транзисторного ключа 23, причем при каждой коммутации изменение тока нагрузки меньше размаха пульсации тока дроссел фильтра 2. Моменты переключени синхронизируютс компараторами 7 и 8, переключающими сдвиговый регистр 22, режим работы который (сдвиг влево или вправо) задаетс элементом управлени 17. 1 ил.

Description

Изобретение относитс к электротехнике и может быть использовано в качестве вторичного источника пита- ци , например, в автономных систе- Йах электроснабжени .

Целью изобретени вл етс повы- iiieHHe качества выходного напр жени Путем устранени провалов и выбросов напр жени при коммутации нагруз со скачкообразным изменением тока .

На чертеже изображена схема им- г1ульсчого стабилизатора посто нного Напр жени .

Импульсный стабилизатор посто нного напр жени (ИСПН) содержит Ключевой элемент 1, DLC-фильтр 2, усилитель 3 рассогласовани , источник 4 эталонного напр жени , компаратор-модул тор 5, генератор 6 пило- йбразного напр жени , компараторы 7 |й 8 с цеп ми, состо щими из резисторов и стабилитронов дл согласовани с последующими логическими элементами схемы, два управл емых источника 9 и 10 напр жени смещени . Блок 11 синхронизации моментов коммутации потребителей с работой ключевого элемента 1 содержит два D- триггера 12 и. 13, два трехвходовых логических элемента И 14 и 15. Схема Синхронизации работы ключевого элемента и транзисторного ключа позвол ет компенсировать только ту часть провала напр жени ,--котора вызываетс частью тока нагрузки, равной Двойной амплитуде пе ременной составл щей тока дроссел Д1,. Часть тока Нагрузки, превышающа двойную амплитуду дроссел Д1, вызовет провал напр жени на выходе ИСПН. Провал напр жени будет тем больше, чем больше ток нагрузки данного потребител превосходит по величине Д1.

Блок 11 содержит также элемент ИЛИ 16, элемент 17 управлени , два элемента НЕ 18 и 19 два двухвходо

5

0

5

0

5

0

45

0

5

вых логических элемента И 20 и 21, реверсивный 8-разр дный регистр 22 (сдвига. Многоходовый транзисторный ключ 23 дл коммутации потребителей энергии состоит из входных вспомогательных транзисторов 24-30, коммутирующих транзисторов 31-37 основного силового ключа 38,балластных резисторов 39-45. К выходной шине ИСПН подключен одним силовым выводом коммутируемый потребитель 46 энергии имеющий скачкообразный характер изменени тока нагрузки. Другим силовым выводом потребитель 46 подключен к коллектору силового транзистора 38. К выходным шинам ИСПН подключен посто нный потребитель 47 энергии, требую- щий высокого качества напр жени питани .

Блок 11 синхронизации моментов коммутации потребител 46 с моментами замыкани и размыкани ключевого элемента 1 совместно с многовходовым ключом 23 обеспечивает ступенчатое увеличение тока нагрузки потребител 46 от 0 до номинального тока при подключении потребител 46 к выходным шинам ИСПН и ступенчатое уменьшение тока нагрузки потребител 46 при отключении потребител 46.

Элемент 17 управлени предназначен дл создани сигналов управлени схемой 11 синхронизации на подключение и отключение потребител 46. По его командам логическа схема переводит транзисторный ключ 23 за несколько тактов работы ИСПН в открытое или закрытое состо ние, что соответствует подключению к выходу ИСПН или

отключению от него потребител 46.

Дл обеспечени синхронной работы

ключевого элемента 1 и многовходового транзисторного ключа 23 служат компараторы 7 и 8, имеющие гистере- зисные характеристики, входы которых соединены с выходами генератора 6 пилообразного напр жени и усилител 3 рассогласовани .Сюда жепод- ключены входы компаратора-модул тора 5.

На входе блока 11 синхронизации установлены два D-триггера 12 и 13, которые С-входами соединены с выходами соответственно компараторов 7 и 8. D-входы D-триггеров объединены, соединены с выходом элемента 17 управлени , а выходы D-триггеров 12 и 13 соединены с вторыми входами элементов И 14 и 15 соответственно, к первым входам которых подключены выходы компараторов 7 и 8. соответственно , третьи входы соединены с выходом элемента 17 управлени , причем элемент И 15 - через элемент НЕ 18. Выходы элементов И 14 и 15 подключены к входам элемента ИЛИ 16, выход которого соединен с С-входом регистра 22 сдвига, вход S, которого соединен с выходом элемента И 20, а вход SO соединен с выходом элемента И 21. Входы D0-D,, Db регистра 22 соединены с общей шиной, а на входы DR и R (инверсный) подан потенциал, соответствующий логической 1. ыход Qo регистра 22 соединен с первым входом элемента И 20, второй вход которого соединен с выходом элемента НЕ 18. Выход Q7 регистра 22 соединен через элемент НЕ 19 с вторым входом элемента И 21, первый вход которого соединен с выходом элемента 17 управлени .

Выходы Q0-0t регистра 22 св заны с эмиттерами входных транзисторов 24- 30 соответственно, а выходы Qf-07 св заны с базами транзисторов 24-30 соответственно транзисторного ключа 23. Выход Q7 регистра 22 св зан с базой основного силового транзистора 38. Коллекторы входных транзисторов 24-30 св заны с базами силовых транзисторов 31-37 соответственно , эмиттеры которых подключены к общей шине ИСПН, а коллекторы - к балластным резисторам 39-45 соответственно . Другими выводами балластные резисторы 39-45 соединены с коллекторами транзисторов 32-38. Коллектор силового транзистора 38 соединен с силовым выводом потребител 46, другой вывод которого соединен с выходной шиной ИСПН, а эмиттер транзистора 38 соединен с общей шиной.

ИСПН работает следующим образом.

Ключевой элемент 1 преобразует апр жение питани в последователь0

0

5

ность импульсов, которые поступают на DLC-фильтр 2, формирующий на своем выходе стабилизированное напр жение , которое вл етс напр жением питани потребителей 46 и 47.

Выходное напр жение и напр жение эталонного источника 4 подаютс на инвертирующие входы усилител 3 рассогласовани , на выходе которого фор- мируетс напр жение ошибки.

При равенстве резисторов, соедин ющих инвертирующие входы компаратора-модул тора 5 с выходами усилите- 5 л 3 рассогласовани и генератора 6 пилообразного напр жени , переключени компаратора-модул тора 5 будут происходить в момент, когда сигналы на выходах усилител рассогласовани и генератора 6 равны по амплитуде и имеют разные знаки.

Компаратор-модул тор 5 управл ет

состо нием ключевого элемента 1.

Дл устранени провалов в выбросов выходного напр жени необходимо, чтобы часть единовременно коммутируемой нагрузки не создавала скачок тока, превышающий размах пульсаций тока дроссел DLC-фильтра 2. При 0 этом увеличение тока нагрузки должно ос ествл тьс в момент, когда ток дроссел имеет максимальную величину , а уменьшение - в момент, когда ток дроссел минимален. Это - достигаетс , во-первых, разбиением всей нагрузки на п частей, коммутаци каждой из которых не создает изменение тока, превышающего пульсацию тока дроссел DLC-фильтра 2 и, во-вторых, соответствующей синхронизацией моментов переключени .

Дл осуществлени такой синхронизации компараторы 7 и 8 имеют гисте- резисные характеристики, сдвинутые соответственно относительно нул вправо или влево. Ширина петли гистерезиса больше размаха выходных пульсаций , но меньше амплитуды выходного напр жени генератора 6 пилообразного напр жени .

Импульсы с выходов компараторов 7 и 8 поступают на С-входы D-триггеров 12 и 13 и на первые входы логических элементов И 14 и 15 соответственно .

В начальном состо нии потребитель 46 отключен, элемент 17 управлени находитс в положении Отключить нагрузку. На его выходе при

0

5

0

5

10

15

этом имеетс потенциал нулевого уровн (логический О).

Логический О с выхода элемента 17 управлени поступает на D-вхо ,ды триггеров 12 и 13. На выходах триггеров 12 и 13 устанавливаютс сигналы: О - на выходе триггера 12, 1 - на выходе триггера 13 (инверс ный выход). На выходе элемента И 14 устанавливаетс 0; на выходе элемента НЕ 18 . На выходе элемента И 15 имеетс последовательность импульсов (с выхода компаратора 8), т.е. на его 2-м и 3-м входах имеютс 1. На выходе элемента ИЛИ 16 имеетс та же последовательность импульсов , что и на выходе элемента И 15.

22 имена

выходах элементов И 20 и 21 имеетс логический О, так как на первые входы элементов И 20 и 21 подаютс О, а на вторые входы - 1 соответ-25 ственно. Элемент НЕ 19 инвертирует сигнал на выходе Q7 регистра 22, поэтому на его выходе - 1. На С-вход регистра 22 поступают импульсы с выхода элемента ИЛИ 16, однако он сохран ет свое прежнее состо ние Q0 -07 0, так как на его режимных входах 8,5 установлены логиНа выходах регистра ютс логические О . В результате

В результате элемент И 21 переводитс в состо ние 1, а на выходе элемента И 15 устанавливаетс О.

При этом заканчиваетс подготовка схемы 11 синхронизации к началу подключени потребител 46.

Далее последовательность импульсов , снимаемых с выхода компаратора 7 поступает на С-вход реверсивного регистра 22 сдвига, вызыва с каждым импульсом по вление сигнала логической 1 на выходах Q0,Q, -Q7. После по влени логической 1м на выходе Q 7 по сигналу второго элемента НЕ 19 на входе Sc реверсивного регистра сдвига будет сформирован сигнал логического О, что закрепит дальнейшую работу упом нутого регистра 22.

По сигналу О 0 равному логической 1, насыт тс вспомогательной 24 и коммутирующий 31 транзисторы, подклю ча тем самым потребитель 46 через последовательно включенные балластные резисторы 39-45 к выходному выво ДУ.

После по влени сигнала логической 1 на выходе Q, насыт тс вспомогательный 25 и коммутирующий 32 тран

20

30

35

зисторы, исключа из последовательной цепи балластный резистор 39. Ток потребител 46 при этом увеличитс .

Описанный процесс продолжаетс до момента по влени сигнала логичес кой 1 на выходе Q7, по которому насытитс силовой ключ 38, подключа потребитель 46 непосредственно к выходному выводу.

Дл отключени потребител 46 переключатель элемента 17 управлени переводитс в положение Отключить нагрузку. На выходе элемента 1

ческие О (с выходов И 20 и 21).

Логические О с выходов регистра 22 подаютс на эмиттеры транзисторов 24-30 многовходового транзисторного ключа 23, базы транзисторов 24-30, 38 которого соединены с выходами Q fQ 7 регистра 22 соответст- венно. При этом транзисторы 24-30, 38 наход тс в состо нии отсечки, так как на их базы и эмиттеры подаютс одинаковые потенциалы U О,

соответствующие логическим О. Тран- 45 управлени по вл етс логический О зисторы 31-37 наход тс в состо нии отсечки по той же причине. В результате ток нагрузки не протекает через потребитель 46, таким образом он отключен от выхода ИСПН.

Данное состо ние схемы вл етс i начальным.

Дл подключени потребител 46 элемент 17 управлени переводитс в состо ние Подключить нагрузку. Логическа 1 поступает на D-входы триггеров 12 и 13, на элементы И 14 и 21, на элемент НЕ 18 и через него на элементы И 15 и 20 поступают О.

50

55

который поступает на D-входы триггеров 12 и 13, на входы элементов И 14 и 21 и элемента НЕ 18. На выходе элемента НЕ 18 по вл етс 1, котора поступает на входы элементов И 15 и 20. При этом на выходе И 20 по вл етс 1, так лак на 1-м входе И 20 уже имеетс 1. В результате регистр 22 переводитс в новый режим (S 1, S0 0 с выходов И 20 и 21) - записи (и последующего сдвига в разр д Q.) логического О в разр д Q7. В разр д Q7 в этом режиме запишетс О, так как на входе Dfc

10

15

25 5715618

По сигналу О 0 равному логической 1, насыт тс вспомогательной 24 и коммутирующий 31 транзисторы, подключа тем самым потребитель 46 через последовательно включенные балластные резисторы 39-45 к выходному выво4- ДУ.

После по влени сигнала логической 1 на выходе Q, насыт тс вспомогательный 25 и коммутирующий 32 тран20

30

Описанный процесс продолжаетс до момента по влени сигнала логической 1 на выходе Q7, по которому насытитс силовой ключ 38, подключа потребитель 46 непосредственно к выходному выводу.

Дл отключени потребител 46 переключатель элемента 17 управлени переводитс в положение Отключить нагрузку. На выходе элемента 17

управлени по вл етс логический О

имеетс О, а запись в разр д Q7 идет со входа D .

Далее последовательность импульсов с выхода компаратора 8 последовательно запишет сигнал логического О на выходы Q7Q6 -Q8 регистра 22. После по влени логического О на выходе регистра 22 на его входах S 0 и S , будут сформированы сигналы

Claims

логического О. Далее по сигналам компаратора 8 по мере перезаписи сигнала логического О в младшие разр ды регистра 22 ток потребител будет уменьшатьс до его полного отключени При этом, так как каждый раз при подключении, так и отключении потрему входу второго элемента И, вторые входы первого и второго элементов И подключены соответственно к пр мому и инверсному выходам первого и второго D-триггеров, а их выходы соединены с входами элемента ИЛИ, силовой ключ подключен между общей шиной и выводом дл подсоединени |Q дополнительной нагрузки, отличающийс тем, что, с целью повышени качества выходного напр жени путем устранени провалов и выбросов напр жени при коммутации 5 нагрузки со скачкообразным изменени четвертый логические элементы И, второй элемент НЕ, п-разр дный реверсивный регистр сдвига и много- 20 входовой транзисторный ключ, включающий в себ п-1 вспомогательных и п-1 коммутирующих транзисторов и п-1 балластных резисторов, а первый и второй логические элементы И снаб- Импульсный стабилизатор посто нного25 жены третьими входами, причем выбител 46 изменение суммарного тока нагрузки не будет превышать размах тока дроссел выбросы и провалы выходного напр жени будут отсутствовать . Формула изобретени

156110

му входу второго элемента И, вторые входы первого и второго элементов И подключены соответственно к пр мому и инверсному выходам первого и второго D-триггеров, а их выходы соединены с входами элемента ИЛИ, силовой ключ подключен между общей шиной и выводом дл подсоединени |Q дополнительной нагрузки, отличающийс тем, что, с целью повышени качества выходного напр жени путем устранени провалов и выбросов напр жени при коммутации 5 нагрузки со скачкообразным изменени

напр жени , содержащий ключевой элемент , DLC-фильтр, усилитель рассогласовани , источник эталонного напр жени , компаратор-модул тор, генератор пилообразного напр жени , два компаратора, два управл емых источника напр жени смещени , два D-триг- гера, первый и второй логические элементы И, элемент ИЛИ, первый элемент НЕ, элемент управлени и силовой ключ, причем последовательно соединенные ключевой элемент и DLC-фильтр включены между входным и выходным выводами, компаратор-модул тор выходом подключен к управл ющему входу ключевого элемента, а входом соединен с выходами усилител рассогласовани и генератора пилообразного напр жени , а также с одними разноименными входами обоих компараторов, другие разноименные входы которых подсоединены к выходам соответствующих управл емых источников напр жени смещени , первый вход усилител рассогласовани подключен к выходу источника эталонного напр жени , а второй вход соединен с выходным выводом, выходы компараторов подсоединены к С-входам соответствующих D-триггеров, D-входы которых объединены и подключены к выходу элемента управлени , , первому входу первого логического элемента И и входу первого элемента НЕ, выходом подключенного к nepsq

ходы компараторов дополнительно подключены к третьим входам первого и второго логических элементов П, выход элемента ИЛИ подсоединен к С- входу n-разр дного реверсивного ре- гитра сдвига, выход Q0 которого непосредственно подсоединен к первому входу третьего логического элемепП-1

через второй эле5

0

5

0

5

та И, а выход О

мент НЕ подключен к первому входу четвертого логического элемента И, второй вход которого подключен к выходу элемента управлени , второй вход третьего логического элемента И подсоединен к выходу первого элемента НЕ, выходы третьего и четвертого логических элементов И подсоединены соответственно к входам S1 и S0 n-разр дного реверсивного регистра сдвига, используемые п-1 первых выводов которого соединены с соответствующими эмиттерными входами вспомогательных транзисторов многовходо- вого транзисторного ключа, базовые входы которых св заны соответственно с последними п-1 выходами упом нутого n-разр дногоi реверсивного ре-, гистра сдвига, причем его выход Q п, св зан с управл ющим входом силового ключа, коллекторные выходы вспомогательных транзисторов св заны с базами соответствующих коммутирующих транзисторов, эмиттеры которых соединены с общей шиной, причем

/

М1571561I2

(i-D-й балластный резистор соединен чен между коллектором (п-1)-го ком- Своими вьшодами t коллекторами 1-го мутирующего транзистора и выводом И (i-H)-ro коммутирующих транзисторов, дл подключени дополнительной нагруз- 4 (п-1)-й балластный резистор вклю- ки.