SU1547011A1 - Устройство дл сжати информации - Google Patents

Abstract

Изобретение относитс  к электросв зи и может быть использовано в телеметрических системах. Устройство осуществл ет конвейерную обработку последовательной информации, исключа  избыточные отсчеты с помощью специальной весовой функции, что повышает информативность устройства. Устройство содержит информационные каналы 1,2, блок 3 синхронизации, блоки 4,5, 18 буферной пам ти, блок 6 аппроксимации, включающий в себ  перемножители 7,8 и сумматоры 9,10, вычитатели 12,13, счетные триггеры 14, элементы ИЛИ 15,20, дешифратор 16, буферный регистр 17, блоки 19 сравнени  и узлы 21 коррекции. 2 з.п. ф-лы, 11 ил.

Description

критерий сжати  в канале выполн етс  выход в - через врем  /о{ при наличии любого из сигналов (выход I или выход 2) формируетс  сигнал на третьем выходе,, Сигнал с третьего выхода дешифратора 16 предназначен дл  выполнени  записи ошибки кодировани  с выходов регистра 17 канала 1 в узел 21 второго информационного канала 2,

По потенциалу разрешени  работы с управл ющего входа дешифратора 16 формирователь 24 формирует импульс, который стробирует дешифратор 25. На информационных входах дешифратора 16 установлен сигнал, отображающий результат проверки критери  сжати  в первом канале 1. На одном из двух выходов дешифратора 25 по вл етс  юдин из сигналов (критерий сжати 

40

45

Как только установитс  сигнал на выходе четвертого разр да регистра 47, то он поступает на четвертый выход блока 38 в качестве сигнала выполнени  критери  сжати  в канале Кроме того, этот сигнал через элемент ИЛИ 49 поступает на п тый выход блока 38 и через элемент ИЛИ 44 приводит блок 38 в исходное состо ние (устанавливает в нулевое состо ние триггер 43 и регистр 47), заканчива  текущий цикл работы узла 21 коррекции (фиг.7).

Блок 35 буферной пам ти (фиг„9) предназначен дл  хранени  и сдвига четырех значений ошибок кодировани „ Сигнал с первого входа управлени  обеспечивает запись данных в регистры 51 через информационный последовательный вход. Сигнал на втором входе управлени  обеспечивает выбор одно- « го из направлений приема данных, т0ев  вл етс  адресным сигналом дл  мультиплексора 50. Сигналом с третьего входа управлени  регистры 51 блока 35 привод тс  в нулевое состо ние, Выходные данные блока 33 снимаютс  с вы ходов четвертых разр дов регистров 51t

Влок 41 буферной пам ти (фиг.10) предназначен дл  выбора максимального значени  ошибки кодировани  из поступающих на его входы п ти значений, Сигналом с третьего входа управлени  в регистр 55 заноситс  начальное значение ошибки кодирование с одного из информационных входов блока 41 Выбор информационного, ахода определ етс  сигналом на первом входе управлени  блока 41 Сигнал с четвертого входа управлени  приводит регистр 55 в нулевое состо ние„ Элемент 53 сравнени  посто нно сравнивает выходное и входное значени  регистра 55 иэ если есть сигнал на втором входе уп - «равлени , то в зависимости от сигнала на выходе элемента 53 сравнени  может быть выполнен- запись данных Р регистр 55.

В предложенном устройстве используетс  более совершенный метод оценки кодировани  по сравнению с известным устройством, что показано на фиг.13, где приведен пример оценкп ошибки кодировани  с использованием специальной весовой функции еЈ и кусочно-линейной аппроксимации, Q Вычисление ошибки кодировани  Јт и 8т выполн етс  относительно отсчета АС, Коэффициенты oi, и бб равны соответственно: оЈ, 0;,б; of-г -0,Jc

Значени  ошибок Ј и Ј вычисл ютс  по формулам:

6

0 Ы$Ј -A

ТО

5

(A4+A6)+rft-(Aa+Ae)J-As. 55

Имеем 6°w l,9; ,2.

Следовательно, ошибка кодировавши8 вычисленна  с помощью специальной

весовой функцииoi, примерно в дес ть раз меньше ошибки кодировани , полученной с помощью кусочно-линейной аппроксимации , что обеспечивает повышенный коэффициент сжати , т.е. увеличивает информативность устройства. Дл  посто нного сигнала на входе устройство имеет максимальный коэффициент сжати , равный

N

0

5

0

5

0

5

0

5

где К - коэффициент сжати ;

N - число каналов сжати , включенных в устройство. Дл  сигналов, величина которых измен етс - во времени, коэффициент сжати  будет меньше максимального.

Формула, изобретени 

Claims (3)

1 о Устройство дл  сжати  информации , содержащее блок буферной пам ти и в каждом информационном канале блок пам ти, первые выходы которого соединены с одноименными первыми входами первого вычитагел , второй вычита- телъ, триггер, сумматор, в первом информационном канале инверсный выход триггера соединен с первым входом элемента ИЛИ, в каждом информационном канале, кроме первого, инверсный и пр мой выходы триггера соединены с первыми входами соответственно первого элемента ИЛИ и узла коррекции, вторые выходы блока пам ти соединены с одноименными первыми вводами блода сравнени , выход которого и выход второго вычитател  соединены соответственно с первым и вторым входами второго элемента ИЛИ, первые входы второго вычитател  первого информационного канала объединены с одноименными вторыми входами узлов коррекции всех информационных каналов, кроме первого, и  вл ютс  первыми установочными входами устройства, первые информационные входы блоков пам ти каждого последующего информационного канала подключены к одноименным первым входам блоков пам ти каждого предьгаущего информационного канала, первые и вторые информационные входы блока пам ти первого информационного канала соответственно  вл ютс  информационными входами устройства и подключены к шине нулевого потенциала, первые информационные входы блока буферной пам ти подключены к одноименным первым выходам блока пам ти последнего информационного канала, выход элемента ИЛИ первого информационного канала соединен со счетным входом триггера и первым управл ющим входом блока пам ти второго информационного канала, выход первого элемента ИЛИ каждого предыдущего информационного канала, кроме первого и последнего, соединен со счетным входом триггера и первым управл ющим входом блока пам ти каждого последующего информационного канала , выход элемента ИЛИ последнего информационного канала соединен с управл ющим входом блока буферной пам ти , первые выходы которого  вл ютс  первыми выходами устройства, вторые входы блоков сравнени  всех информационных каналов, кроме первого,  вл ютс  вторыми установочными входами устройства, отличающее- с   тем, что, с целью повышени  информативности устройства, в него введены блок синхронизации, в первом информационном канале дешифратор, регистр и в каждом информационном канале блок аппроксимации, выполненный на сумматорах и перемножител х, выходы первого и второго сумматоров соединены с одноименными первыми входами соответственно первого и второго перемножителей, выходы первого и второго перемножителей блока аппроксимации соединены соответственно с одноименными первыми и вторыми входами сумматора, выходы которого соединены с одноименными вторыми входами первого вычитател , счетный вход триггера и первый управл ющий вход блока пам ти первого информационного канала объединены и  вл ютс  управл ющим входом устройства, в первом информационном канале вторые и третьи выходы блока пам ти соединены с одноимен- ными первыми входами соответственно первого и второго сумматоров блока аппроксимации, выходы первого вычитател  соединены с одноименными информационными входами регистра и вторыми входами второго вычитател , выходы которого и пр мой выход триггера соединены соответственно с одноименными информационными и управл ющим входами дешифратора, первый выход которого соединен с первым управл ющим входом регистра и вторым входом элемента ИЛИ, второй выход соединен с вторыми управл ющими вхо0

5

0

5

0

5

0

5

0

5

дами регистра и блока пам ти, одноименные первые входы вторых вычита- телей всех информационных каналов, кроме первого, объединены соответственно и подключены к одноименным первым установочным входам устройства , в каждом информационном канале, кроме первого, выход второго элемента ИЛИ соединен с третьим входом узла коррекции, выходы первого вычитател  соединены с одноименными вторыми входами второго вычитател  и четвертыми входами узла коррекции, первый и второй выходы которого соединены соответственно с вторым входом первого элемента ИЛИ и вторым управл ющим входом блока пам ти, четвертые и п тые выходы блока пам ти первого информационного канала соединены соответственно с одноименными первыми входами второго сумматора блока аппроксимации и с одноименными вторыми информационными входами блока пам ти второго информационного канала, третьи выходы блока пам ти каждого информационного канала, кроме первого п последнего, соединены с одноименными вторыми входами первого сумматора блока аппроксимации каждого предыдущего информационного канала и одноименными первыми входами второго сумматора блока аппроксимации каждого последующего информационного канала , четвертые выходы блока пам ти каждого информационного канала, кроме первого и последнего, соединены с одноименными первыми входами первого сумматора блока аппроксимации своего информационного канала и вторыми входами второго сумматора блока аппроксимации каждого предыдущего информационного канала, п тые выходы блока пам ти каждого предыдущего канала, кроме первого и последнего, соединены с одноименными третьими входами блока сравнени  своего информационного канала и вторыми информационными входами каждого последующего информационного канала, третьи информационные входы блоков пам ти информационных каналов  вл ютс  третьими установочными входами устройства , третьи выходы блока пам ти последнего инфЬрмационного канала соединены с одноименными вторыми входами первого сумматора блока аппрокси мации предпоследнего информационного канала, четвертые выходы блока па23 ,

м ти последнего информационного канала соединены с одноименными первыми входами первого сумматора блока аппроксимации последнего информацией- ного канала и вторыми входами второго сумматора блока аппроксимации предпоследнего информационного канала, п тые выходы блока пам ти последнего информационного канала соединены с одноименными третьими входами блока сравнени  последнего информационного канала и вторыми информационными входами блока буферной пам ти, вторые выходы«которого соединены с одно- именными вторыми входами первого сумматора блока аппроксимации последнего информационного канала, третьи выходы блока буферной пам ти соединены с одноименными вторыми входами второго сумматора блока аппроксимации последнего информационного канала и  вл ютс  вторыми выходами устройства , третий выход дешифратора и выходы регистра первого информационного канала соединены соответственно с п тым входом и одноименными шестыми входами узла коррекции второго информационного канала, третий и четвертые выходы узла коррекции каждого предыдущего информационного каналai кроме первого, соединены соответственно с п тым входом v одноименными шестыми входами узла коррекции каж- дого последующего информационного канала, седьмые и г сьмые входы узлов коррекции всех информационных каналов , кроме первого,  вл ютс  соответственно четвертыми и п тыми установочными входами устройства, первый выход блока синхронизации соединен с дев тыми входами узлов коррекции всех информационных каналов, кроме первого , и входами Сброс триггеров информационных каналов, второй выход блока синхрониэаци соединен с дес тыми входами узлов коррекции всех информационных каналов, кроме первого, одноименные вторые входы первых перемножителей блоков аппроксимации информационных каналов объединены соответственно и  вл ютс  шестыми установочными входами устройства, одноименные вторые входы вторых перемножителей блоков аппроксимации информационных каналов объединены соответственно и  вл ютс  седьмыми установочными входами устройства

15

г Ю 15 20 25 30 4 4701124

2. Устройство по п. 1, отличающеес  тем, что узел коррекции содержит перемножители, блоки пам ти , элемент ИЛИ, коммутатор, блок управлени , сумматор, элемент сравнени  и дешифратор, выходы первого и второго перемножителей соединены соответственно с одноименными первыми и вторыми информационными входами коммутатора , выходы которого соединены с одноименными первыми входами сумматора , выходы которого соединены с одноименными первыми информационными входами первого, второго блоков пам ти и первыми входами элемента сравнени , выход которого соединен с первым входом дешифратора, первый выход дешифратора соединен с первыми входами блока управлени  и элемента ИЛИ, выход которого соединен с первым управл ющим входом первого блока пам ти, выходы которого соединены с одноименными вторыми входами сумматора, первый выход блока управлени  соединен с вторым управл ющим входом первого блока пам ти и с первым управл ющим входом второго блока пам ти, второй выход блока управлени  соединен с управл ющим входом коммутатора, третий выход соединен с вторым входом дешифратора и вторым управл ющим входом второго блока-, пам ти, второй вход блока управлени  объединен с третьим управл ющим входом второго блока пам ти и  вл етс  первым входом узла коррекции, вторые входы элемента сравнени  и третий вход дешифратора  вл ютс  соответственно вторыми и третьим входами узла коррекции , вторые информационные входы второго блока пам ти объединены соответственно с одноименными первыми входами первого и второго перемножи- телей и  вл ютс  четвертыми входами узла коррекции, второй вход элемента ИЛИ, вторые информационные входы первого блока пам ти, вторые входы первого , второго перемножителей, третий и четвертый входы блока управлени   вл ютс  соответственно п тым, шестыми , седьмыми, восьмыми, дев тыми и дес тыми входами узла коррекции, второй выход дешифратора соединен с третьим управл ющим входом первого блока пам ти, четвертым управл ющим входом второго блока пам ти, п тым входом блока управлени  и  вл етс  первым, выходом узла коррекции, чет35

вертый, п тый выходы блока управлени  и выходы второго блока пам ти  вл ютс  соответственно вторым, третьим и четвертыми выходами узла кор- рекции0

3. Устройство по п. 2,.отличающеес  тем, что блок управлени  содержит элемент задержки, триггер , элементы ИЛИ, элемент И, элемент посто нной пам ти, регистр и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход элемента задержки соединен с входом установки в 1 триггера, выход первого элемента ИЛИ соединен с входами установки в О триггера и регистра, выход элемента посто нной пам ти соединен с информационным входом регистра, первые выходы которого соединены с одноименными входами элемента ИСКЛЮ-

ЧАКЩЕЕ ИЛИ, управл ющий вход регистра , вход элемента задержки, первый вход первого элемента ИЛИ, первый вход элемента И и первый вход второго элемента ИЛИ  вл ютс  соответственно первым-п тым входами блока управлени , выход триггера соединен с вторым входом элемента И и  вл етс  первым выходом блока управлени , выходы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента И  вл ютс  соответственно вторым и третьим выходами блока управлени , второй выход регистра соединен с вторым входом второго элемента ИЛИ и  вл етс  четвертым выходом блока управлени  , выход второго элемента ИЛИ соединен с вторым входом первого элемента ИЛИ и  вл етс  п тым выходом блока управлени .

Фиг. 2

IBx.ynp.

ffl

rb

lump, fy.

L:

2инф.вх

Z вх. упр.

ЗчнФ.бх.

28

Вых.З ВыхЛ Вых.1

26

д

28

и

ЬВых.2 Вых. 5

7Г7

г Т

J7MLJ

Фиг, 5

Фиг.В

g

Пых. Збых.

Фиг. 8

Фиг.Ю

Фиг.З

т i 16

12 8

б Фм. 11

8

/77