SU1543554A2 - Устройство дл контрол качества канала св зи - Google Patents
Устройство дл контрол качества канала св зи Download PDFInfo
- Publication number
- SU1543554A2 SU1543554A2 SU884404494A SU4404494A SU1543554A2 SU 1543554 A2 SU1543554 A2 SU 1543554A2 SU 884404494 A SU884404494 A SU 884404494A SU 4404494 A SU4404494 A SU 4404494A SU 1543554 A2 SU1543554 A2 SU 1543554A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- channel
- value
- analysis
- block
- Prior art date
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Изобретение относитс к электросв зи, может быть использовано дл оценки состо ни канала св зи с переменными параметрами. Цель изобретени - повышение точности контрол качества канала св зи с переменными параметрами. Устройство содержит компаратор 1, хронизатор 2, счетчик 3 информационных символов, элементы 4,5 сравнени , элемент 6 задержки, элемент ИЛИ 7, интегратор 8. Поставленна цель достигаетс введением в устройство блока 9 управлени порогами, демодул тора 10, решающего блока 11 и блока 12 анализа. Блок 12 включает блок 13 формировани порогов, три канала 14, 15 и 16 анализа и г-р 17 импульсов дискретизации. Каждый из каналов 14, 15 и 16 содержит элемент И 18, компаратор 19, два счетчика 20, 22, два дешифратора 21, 23. На выходе блока 13 снимаетс информаци о текущем состо нии качества канала св зи, представл юща значение ΔU, нормированное относительно текущего значени UN. Значение ΔU/UN может измен тьс в пределах от 0 до 1. Чем больше нормированное значение ΔU/UN, тем лучше качество канала св зи
чем хуже качество канала св зи, тем ближе значение этого параметра к 0. Устройство позвол ет производить более точную установку зоны веро тной ошибки, что позвол ет более точно контролировать дроблени и искажени . 1 з.п. ф-лы, 1 ил, 2 табл.
Description
1
(61) 634463
(21)4404494/24-09
(22)05.04.88
(46) 15.02.90. Вюл. У 6
(71)Ижевский механический институт
(72)С.В.Дзюин, М.М.Марков, И.З.Климов и-О.Б.Юминов (53) 621.395.66(088.8)
С56) Авторское свидетельство СССР N 634463, кл. Н 04 В 3/46, 1977.
(54) УСТРОЙСТВО ДЛ$ КОНТРОЛЯ КАЧЕСТВА КАНАЛА СВЯЗИ
(57) Изобретение относитс к электросв зи , м.б. использовано дл оценки состо ни канала св зи с перемен- ными параметрами. Цель изобретени - повышение точности контрол качества канала св зи с переменными параметрами . Устройство содержит компаратор 1, хронизатор 2. счетчик 3 информа
(/
сл
4 00 СЛ СЛ 4ь
NJ
ционных символов, элементы 4 и 5 сравнени , элемент 6 задержки, элемент ИЛИ 7, интегратор 8. Поставленна цель достигаетс введением в устройство блока 9 управлени порогами , демодул тора 10, решающего блока 11 и блока 12 анализа. Блок 12 включает блок 13 формировани порогов , три канала 14-16 анализа и г-р 17 импульсов дискретизации.Каждый из каналов 14-16 содержит элемент |И 18, компаратор 19, два счетчика 20 и 22, два дешифратора 21 и 23. На выходе блока 13 снимаетс информаци
Изобретение относитс к электро- рв зи, может быть использовано дл ценки состо ни канала св зи с пе- еменными параметрами и вл етс совершенствованием изобретени по вт. св. № 634463.
Цель изобретени - повышение точности контрол качества канала св зи с переменными параметрами.
На чертеже приведена структурна электрическа схема предлагаемого устройства.
Устройство дл контрол качества канала св зи содержит компаратор 1, хронизатор 2, счетчик 3 информационных символов, первый и второй элементы 4 и 5 сравнени , элемент 6 задержки , элемент ИЛИ 7. интегратор 8, блок 9 управлени порогами, демодул тор 10, решающий блок 11 и блок 12 анализа, включающий блок 13 формировани порогов, первый, второй и третий каналы 14-16 анализа и генератор 17 импульсов дискретизации, причем каждый из каналов 14-16 анализа содержит элемент И 18, компаратор 19, первый счетчик 20, первый дешифратор 21, второй счетчик 22 и второй дешифратор 23.
Устройство работает следующим образом .
Аддитивна смесь бинарного сигнала с шумом поступает через демодул тор 10 на вход интегратора Я, интегрированное напр жение поступает на решающий блок 11, выход которого вл етс выходом прин того сигнала, и на второй вход компаратора 1, на первый вход которого поступает импульс опроса с хронизатора 2. Если
о текущем состо нии качества канала св зи, представл юща значение Ди, нормированное относительно текущего значени un. Значение Ди/u может измен тьс в пределах от 0 до 1. Чем больше нормированное значение &u/un, тем лучше качество канала св - зи чем хуже качество канала св зи,
тем ближе значение этого параметра к 0. Устройство позвол ет производить более точную установку зоны веро тной ошибки, что позвол ет более точно контролировать дроблени и искажени . 1 з.п. ф-лы, 1 ил., 2 табл.
во врем опроса сигнал с интегратора 8 превышает уровень порога, устанавливаемый решающим блоком 11 и поступающим на третий вход компаратора 1, то вырабатываетс сигнал запи5 си единицы в счетчик 3 информационных символов.Выход счетчика 3 соединен с элементами 4 и 5 сравнени ,один из которых определ ет максимально допустимое , другой - минимально допустимое
0 значени счетчика 3. Граничные значени счетчика 3 определ ютс на основании известного количества информационных символов на определенном промежутке времени. Опрос элес ментов 4 и 5 сравнени производитс сигналом с выхода хронизатора 2. Этим же сигналом, задержанным в элементе 6 задержки на врем срабатывани элементов 4 и 5 сравнени , произво0 Дитс опрос счетчика 3. Сигнал с выходов элементов 5 и 6 сравнени поступает на входы элемента ИЛИ 7. Если на выходе элемента ИЛИ 7 присутствует нулевой сигнал, это свидетель5 ствует об отсутствии ошибок типа
вставок и пропаданий. Сигнал с выхода интегратора 8 поступают на первые входы компараторов 19 каналов 14-16 анализа блока 12. На вторые входы
0 компараторов 19 поступают уровни сигналов, устанавливаемые блоком 13 формировани порогов таким образом, что в канал 14 анализа поступает уровень un +&u, в канал 15 - уровень ип, а в канал 16 - уровень ип - Ди, причем уровень и задаетс решающим блоком 11, а ди определ етс в процессе анализа качества канала св и. Если сигнал с интегратора 8 превышаёт уровень порога, то сигнал с выхода компаратора 19 поступает на первы вход элемента И 18, на второй вход которого поступают сигналы дискретизации (высокочастотное заполнение) с выхода генератора 17 импульсов дискретизации, которые с выхода элемента И 18 поступают на первый вход ечетчика 20, подсчитывающего число импульсов дискретизации. По сигналу опроса с хронизатора 2 счетчик 20 опрашиваетс так, что на выходе дешифратора 21 по вл етс импульс, если количество импульсов дискретизации , подсчитанное счетчиком 20, превышает количество импульсов дискретизации , определ емое комбинацией, установленной в дешифраторе 21 канала 16 анализа, ниже количества импульсов дискретизации, определ емого дешифратором 21 канала 14 анализа либо лежит внутри интервала количества импульсов дискретизации, ограниченного комбинаци ми, установленными в дешифраторе 21 канала 15 анализа, границы которого совпадают с соответствующими комбинаци ми, установленными дешифраторами 21 каналов 14 и 16 анализа, причем границы этого интервала выбираютс с учетом того, что дл оптимального порога в этот интервал попадает половина общего количества импульсов дискретизации, уменьшающихс на длительности информационного сигнала, т.е. верхн граница, установленна дешифратором 21 канала 14, будет N/,2 + NnB, a - нижн граница дешифратора 21 канала анализа 16 будет N/2 - Мп„,где N - максимальное число, которое может быть зафиксировано счетчиком 20 на интервале, задаваемом хронизатором 2 и равном длине одного информационного импульса (т.е. максимальное число импульсов дискретизации, уменьшающихс в одном информационном импульсе ), NnH и Nn6 определ ют зону , в которой прин тие решени о передаче 0 или 1 можно считать малодостоверным , и выбираютс исход из известных веро тностей ошибки прин ти решени о приеме 0 или 1 соответственно .
Дешифраторы 23 на выходах счетчиков 22 настраиваютс таким образом, что дл канала 15 дешифратор 23 срабатывает , если в счетчике 22 накапливаетс величина больше некоторого
значени М, которое выбираетс исхо- д из требуемой величины веро тности ошибки, дл которой будет проводить- с анализ. Значени дешифраторов 23 каналов 14 и 16 настраиваютс на величину М + ДМ, причем ДМ характеризует , в соответствии с каким отклонением от величины веро тности ошибки
будет искатьс зона дл порога.
Таким образом, на каждом интервале анализа, задаваемом хронизатором 2, в каналах 14-16 принимаетс решение о качестве принимаемого сигнала
по лризнаку качества различени
приема его отдельных элементов. Может быть 8 различных комбинаций в- зависимости от результатов анализа в каналах 14-16. Пусть 1 на выходе дешифратора 23 - это прин тие решени о превышении значени М дл канала 15 и превышени значени М + ДМ дл каналов 14 и 16.
На выходе элемента ИЛИ 7 будет 1, если канал качественный, и 0, если канал некачественный по признаку (посто нства веса принимаемых элементов сигнала (нулей и единиц). Таким
образом, в блоке 9 будет анализироватьс 16 различных комбинаций в, соответствии с алгоритмом, представленным в табл. 1«
В зависимости от комбинации прин тых решений производитс управление порогами и выдача решений о качестве канала св зи на первом выходе уст ройства. Код принимаемого .блоком 9
решени поступает на вход блока 13 формировани порогов, который вырабатывает новые уровни порогов изменением значений un + kjAu +&, где А - шаг изменени порога, который определ етс необходимой инерционностью подстройки порогов. Алгоритм формировани порогов представлен в табл.2.
На выходе блока 13 формировани порогов снимаетс информаци о текущем состо нии качества канала св зи, представл юща значение Ди, нормированное относительно текущего значени un. Значение Ди/ir может измен тьс в пределах от 0 до 2. Чем больше нормированное значение uu/u, тем лучше качество канала св зи, чем хуже качество канала св зи, тем ближе значение этого параметра к ОФ-ормула изобретени
Claims (2)
1.Устройство дл контрол качест йа канала св зи по авт. св. Р 634463 Отличающеес тем, что,
и целью повышени точности контрол качества канала св зи с переменными параметрами, введены демодул тор, Елок анализа и блок управлени порогами , при этом вход интегратора соеди , кен с выходом демодул тора, вход которого вл етс входом устройства дл контрол качества канала св зи, с , выход интегратора через введенный решающий блок подключен к пороговому ыходу компаратора, который вл етс З правл емым, и к первому входу блока анализа, второй, третий, четвертый и п тый входы которого соединены соответственно с выходом интегратора, с: третьим и четвертым выходами хро- низатора и с выходом блока управлени порогами, первый, второй, третий и четвертый вх.оды которого соединены соответственно с выходом элемента ИЛИ и с первым, вторым и третьим выводами блока анализа.
2.Устройство по п. отличающеес тем, что блок ана
т
пп
Принимаемые решени
Причина данной ситуации
Блок 12 анализа
Выход канала 14
Выход канала 15
Выход канала 16
О
2 О
4 1 О
О 0 . Принимаютс элементы с
заданной достоверностью, уровни порогов каналов 14 и 16 расположены близко к уровню порога канала 15
01 Принимаютс элементы с
достоверностью близкой к заданной, величина un выбрана не оптимально
10 Принимаютс сигналы с малой достоверностью, величина Аи очень велика 1 1 Принимаютс элементы с малой достоверностью, величина un выбрана не оптимально,
5
0
5
лиза содержит блок формировани порогов , генератор импульсов дискретизации и первый, второй и третий каналы анализа, каждый из которых состоит из последовательно соединенных компаратора, элемента И, первого счетчика, первого дешифратора, второго счетчика и второго дешифратора, при этом выходы вторых дешифраторов первого, второго и третьего каналов анализа вл ютс соответственно первым , вторым и третьим выходами блока анализа, первым, вторым, третьим, четвертым и п тым входами которого вл ютс соответственно первый вход блока формировани порогов, объединенные первые входы компараторов, объединенные входы опроса первых счетчиков , объединенные входы опроса вторых счетчиков и второй вход блока формировани порогов, первый, второй и третий выходы которого подключены к вторым входам компараторов соответственно первого, второго и третьего каналов анализа, вторые входы эоементов И которых соединены с выходом генератора импульсов дискретизации .
Таблица
1
Решение о качестве канала св зи
№№
пп
Принимаемые решени
Блок 12 анализа
Выход канала 14
Выход канала 15
Выход канала 16
5 1
О
6 1
О
7 1
8 1
1543554
10 Продолжение табл.1
s Причина данной ситуации
Решение о качестве канала св зи
Принимаютс элементы с достоверностью, близкой к заданной, величина ufl выбрана не оптимально. Принимаютс элементы с достоверностью, близкой к заданной. Величина Ди больше заданной Принимаютс элементы с малой достоверностью, величина un выбрана не оптимально.
Принимаютс элементы с малой достоверностью.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884404494A SU1543554A2 (ru) | 1988-04-05 | 1988-04-05 | Устройство дл контрол качества канала св зи |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884404494A SU1543554A2 (ru) | 1988-04-05 | 1988-04-05 | Устройство дл контрол качества канала св зи |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU634463A Addition SU140932A1 (ru) | 1959-07-21 | 1959-07-21 | Способ применени хромата гексаметилендиамина в качестве замедлител коррозии дл консервации машин и механизмов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1543554A2 true SU1543554A2 (ru) | 1990-02-15 |
Family
ID=21366349
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884404494A SU1543554A2 (ru) | 1988-04-05 | 1988-04-05 | Устройство дл контрол качества канала св зи |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1543554A2 (ru) |
-
1988
- 1988-04-05 SU SU884404494A patent/SU1543554A2/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5006851A (en) | Analog-to-digital converting system | |
US5134632A (en) | Decoding binary-coded transmissions | |
US5778214A (en) | Bit-phase aligning circuit | |
US3602828A (en) | Self-clocking detection system | |
US5521941A (en) | Automatic threshold control for multi-level signals | |
FR2511170A1 (fr) | Systeme de poursuite de seuil automatique | |
JPH0120823B2 (ru) | ||
US5959563A (en) | Analogue to digital converter with adaptive sample timing based on statistics of sample values | |
US4063183A (en) | Adaptive equalizer with improved distortion analysis | |
SU1543554A2 (ru) | Устройство дл контрол качества канала св зи | |
EP0162505B1 (en) | Arrangement for generating a clock signal | |
CA1052006A (en) | Adaptive delta modulation system | |
US7372932B2 (en) | Locking-status judging circuit for digital PLL circuit | |
US6577167B1 (en) | Clock signal producing circuit immediately producing clock signal synchronized with input signal | |
US5644600A (en) | Multi-valued signal decoding circuit having bit synchronization signal timing transition which is sampled and held | |
EP1604481B1 (en) | Self-timing method for adjustment of a sampling phase in an oversampling receiver and circuit | |
KR960012798B1 (ko) | Pll 회로용 위상 변별기 | |
JP2972740B1 (ja) | 4値fsk受信機およびその信号判定方法 | |
US5298901A (en) | Digital decoding using dynamically determined tracking threshold values | |
US6597296B2 (en) | Center phase verifying circuit and center phase verifying method | |
US20020155842A1 (en) | Vacant channel searching method | |
EP0258893A2 (en) | Start pattern detecting apparatus | |
US6940964B2 (en) | Push-button signal receiving circuit and a method of detecting a push-button signal | |
JP2569499B2 (ja) | オートチューニング方法 | |
RU59350U1 (ru) | Анализатор качества канала |