SU1529153A2 - Устройство дл контрол логических схем - Google Patents

Устройство дл контрол логических схем Download PDF

Info

Publication number
SU1529153A2
SU1529153A2 SU874347610A SU4347610A SU1529153A2 SU 1529153 A2 SU1529153 A2 SU 1529153A2 SU 874347610 A SU874347610 A SU 874347610A SU 4347610 A SU4347610 A SU 4347610A SU 1529153 A2 SU1529153 A2 SU 1529153A2
Authority
SU
USSR - Soviet Union
Prior art keywords
flip
flops
inputs
pulses
outputs
Prior art date
Application number
SU874347610A
Other languages
English (en)
Inventor
Борис Васильевич Лавриненко
Наталья Алексеевна Ващенко
Original Assignee
Предприятие П/Я В-2141
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2141 filed Critical Предприятие П/Я В-2141
Priority to SU874347610A priority Critical patent/SU1529153A2/ru
Application granted granted Critical
Publication of SU1529153A2 publication Critical patent/SU1529153A2/ru

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Abstract

Изобретение относитс  к контрольно-измерительной технике и может быть использовано при регулировке устройств на интегральных схемах. Цель изобретени  - расширение функциональных возможностей - достигаетс  путем обеспечени  обнаружени  превышени  частотой объекта контрол  допустимых значений. Устройство содержит щуп 1, элемент 2 отрицани  равнозначности, индикаторные элементы 3 и 12, генераторы 4 и 9, D - триггеры 5,6,13, элементы И 7 и 14, элементы ИЛИ 10,8 и 16, счетчики 11 и 19, JK-триггеры 15 и 17, элемент И-ИЛИ 18. Введение в устройство двух JK-триггеров, элемента И-ИЛИ, третьего элемента ИЛИ и второго счетчика позвол ет контролировать не только пропадание импульсов в контролируемой последовательности, но и по вление лишних импульсов. 1 ил.

Description

К)
Изобретение относитс  к контрольно-измерительной технике и может быть использовано при регулировке устройств на интегральных схемах, в частности дл  контрол  различных импульсных последовательностей.
Цель изобретени  - расширение функциональных возможностей устройства за счет возможности обнаружени  превышени  частоты обьекта контрол  допустимых значений.
На чертеже изображена функциональна  схема предлагаемого устройства .
Устройство содержит щуп 1, элемент 2 отрицани  равнозначности, первый индикаторный элемент 3, первый генератор 6, первый и второй D-триггеры 5 и 6, первый элемент И 7, второй элемент ИЛИ 8, второй генератор 9, первый элемент ИЛИ 10, первый счетчик 11, второй индикаторный элемент 12, третий D-триггер 13, второй элемент И 14, первый IK- триггер 15, третий элемент ИЛИ 16, второй 1К-триггер 17, элемент И-ИЛИ 18, второй счетчик 19. Щуп подключен к С-входу первого D-триггера 5, С-входам второго и третьего D- триггеров 6 и 13, первому входу элемента 2 отрицани  равнозначности, второму и четвертому входам элемента И-ИЛИ 18, первый, третий входы которого подключены к выходам IK- триггеров 15 и 17, а выход - к С-входу второго счетчика 19, выходы которого соединены с входами второг элемента 12 индикации, а R-вход - с выходом элемента ИЛИ 16, входы которого соединены с первым и вторым выходами второго генератора 9, S- входами второго и третьего D-триг- геров и вторыми входами элементов И 7 и 14, выходы которых через первый элемент ИЛИ 10, первый счетчик 11 соединены с входами второго индикаторного элемента 12 и входами второго элемента ИЛИ 8, первые входы элементов И 7 и 14 соединены с выходами второго и третьего D-триг- геров 6 и 13 и с С-входами первого и второго 1К-триггеров 15 и 17, R- входы которых соединены вторым и первым выходами генератора 9. D-BXO ды второго и третьего D-триггеров 6 и 13 заземлены. Выход первого генератора 4 соединен с R- и D-входами первого D-триггера 5, выход которого через элемент отрицани  неравнозначности соединен с первым индикаторным элементом 3. с Устройство работает следующим образом.
При подключении устройства через щуп 1 к контролируемой точке испытуемой логической схемы, наход щей0 с  в статическом состо нии, на выход элемента 2 отрицани  равнозначности передаетс  логическое состо ние входного сигнала, так как D-триггер 5 находитс  в нулевом состо нии
5 из-за наличи  на его R-входе импульсов от генератора 4„ При этом при наличии на щупе высокого уровн  индикационный элемент светитс , а при низком не светитс .
0 Работа схемы при наличии неустойчивой неисправности, котора  вызывает кратковременное пропадание импульсной последовательности.
D-триггеры 6 и 13 периодически
5 устанавливаютс  в единичное состо ние последовательностью импульсов, вырабатываемой генератором 9 импульсов , с периодом следовани  Т и сдвинутых во времени на полпериода.
0 На С-входы D-триггеров 6 и 13 поступает входна  последовательность импульсов с контролируемой точки схемы, котора  обеспечивает эти триггеры .
5 Если по каким-либо причинам входна  импульсна  последовательность прервана на врем , равное или большее времени Т/2, то один из триггеров 6 и 13 (или оба, в зависимости
0 от длительности прерывани  импульсной последовательности) остаетс  в единичном состо нии и при его опросе на выходе элемента И по вл етс  сигнал, который через элемент ИЛИ 10
5 фиксируетс  на счетчике I1. Минимальна  частота сигналов при этом может быть больше или равна Т/2. Счетчик 11 позвол ет контролировать частоту и момент по влени  неустойQ чивой неисправности.
Элемент ИЛИ 8 позвол ет выработать сигнал, которым можно управл ть остановом контролируемого устройства,
В случае, если частота входной последовательности превышает максимальное допустимое значение, схема работает следующим образом. 1К-триг- геры 15 и 17 устанавливаютс  в единичное состо ние по задним фронтам
51
импульсов с выходов триггеров 6 и 13 и сбрасываютс  в ноль импульсами с выходов генератора 9. В случае, если частота входной последовательности больше допустимой, совпадени  на элементе И-ИЛИ 18 входной последовательности с импульсами с выходов триггеров 15 и 17 не происходит. Если частота входной последователь- ности становитс  больше максимальной , то в этом случае измен етс  длительность импульсов на выходах триггеров 6 и 13 и соответственно измен етс  длительность импульсов на выходе триггеров 15 и 17 и происходит совпадение на элементе И-ИЛИ 18. На вход счетчика 19 поступают
лишние импульсы с элемента И-ИЛИ 18. Содержимое счетчика индицирует- с  элементом 12 индикации. Обновление содержимого счетчика идет каждые полпериода импульсной последовательности генератора 9.
Таким образом, по характеру сне- чени  индикаторного элемента 3 можно судить о скважности контролируемой последовательности, а также по характеру работы индикаторного элемента 12 можно определить возникно- вение кратковременных неисправностей и осуществить количественную оценку входных контролируемых импулсов .
36
Таким образом, дoпoлиvIтeльнoe введение в схему двух 1К-триггеров, элемента И-ИЛИ, третьего элемента ИЛИ и второго счетчика позвол ет контролировать не только пропадание импульсов в рассматриваемой последовательности сигналов, а также по влени  лишних импульсов.

Claims (1)

  1. Формула изобретени 
    Устройство дл  контрол  логических схем по авт. св. № 1140066, отличающеес  тем, что, с целью расширени  функциональных возможностей устройства, в него дополнительно введены первый и второй 1К-триггеры, элемент И-ИЛИ, третий элемент ИЛИ и второй счетчик, С-вхо- ды 1К-триггеров соединены с выходами второго и третьего D-триггеров соответственно , R-входы первого и второго 1К-триггеров соединены с вторым и первым выходами второго генератора и с входами третьего элемента ИЛИ, выход которого соединен с R- входом второго счетчика, выходы которого соединены с входами второго индикаторного элемента, а С-вход - с выходом элемента И-ИЛИ, первый и третий входы которого соединены с выходом первого и второго 1К-триг- геров, а второй и четвертый входы - со щупом.
SU874347610A 1987-12-21 1987-12-21 Устройство дл контрол логических схем SU1529153A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874347610A SU1529153A2 (ru) 1987-12-21 1987-12-21 Устройство дл контрол логических схем

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874347610A SU1529153A2 (ru) 1987-12-21 1987-12-21 Устройство дл контрол логических схем

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU1140066 Addition

Publications (1)

Publication Number Publication Date
SU1529153A2 true SU1529153A2 (ru) 1989-12-15

Family

ID=21343914

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874347610A SU1529153A2 (ru) 1987-12-21 1987-12-21 Устройство дл контрол логических схем

Country Status (1)

Country Link
SU (1) SU1529153A2 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1140066, кл. G 01 R 31/28, 1983. *

Similar Documents

Publication Publication Date Title
US4342112A (en) Error checking circuit
JPH10511470A (ja) 試験可能回路及び試験方法
SU1529153A2 (ru) Устройство дл контрол логических схем
EP0797099B1 (en) Counter and a revolution stop detection apparatus using the counter
SU898621A1 (ru) Устройство дл проверки счетчиков
US4562507A (en) Protective relay
RU2011261C1 (ru) Устройство комбинированной защиты и контроля преобразователя напряжения
SU503189A1 (ru) Устройство дл проверки работоспособности электрического монтажа
SU1383236A1 (ru) Устройство дл контрол логических схем
SU1617425A1 (ru) Система электропитани
SU834616A1 (ru) Устройство дл контрол релейнойКОММуТАциОННОй элЕКТРОАппАРАТуРы
SU526832A1 (ru) Адаптивное устройство дл проверки диодных схем
SU1350736A1 (ru) Устройство дл контрол чередовани и обрыва фаз трехфазной сети
SU817607A1 (ru) Устройство дл контрол сопро-ТиВлЕНи изОл ции
SU1645871A1 (ru) Устройство контрол режимов работы газотурбинного двигател
SU1644253A1 (ru) Устройство дл сигнализации и контрол исправности релейной защиты
RU1791819C (ru) Устройство дл проверки правильности монтажа
SU1140066A1 (ru) Устройство дл контрол логических схем
RU1807456C (ru) Устройство дл контрол реле
JP2599759B2 (ja) フリップフロップテスト方式
KR200334102Y1 (ko) 쉬프트레지스터를이용한클럭감시회로
SU917144A1 (ru) Логический пробник
SU1432657A1 (ru) Устройство дл контрол исправности встречно-параллельно включенных тиристоров
SU1309093A1 (ru) Устройство дл управлени индуктивной нагрузкой
KR100208295B1 (ko) 클럭 감시장치