Claims (1)
Формула изобретенияClaim
Вычислительное устройство, содержащее три регистра, два сумматора, три блока сдвига и блок управления, причем выходы первого и второго регистров соединены с входами первых слагаемых первого и второго сумматоров соответственно, входы вторых слагаемых первого и второго сумматоров соединены с выходами первого и второго блоков сдвига соответственно, выход третьего блока сдвига соединен с входом третьего слагаемого первого сумматора, отличающееся тем, что, с целью расширения класса решаемых задач за счет возможности выполнения операции деления и нормирования, в устройство введены два мультиплексора и сумматор по модулю два, причем первый и второй входы сумматора по модулю два соединены с входами знака соответственно первого и второго аргументов устройства, выход сумматора по модулю два соединен с информационным входом третьего регистра, выход которого соединен с выходом знака результата устройства, первые информационные входы первого и второго мультиплексоров соединены с выходами соответственно первого и второго сумматоров, вторые информационные входы первого и второго мультиплексоров соединены с входами соответственно первого и второго аргументов устройства, выходы первого и второго мультиплексоров соединены с информационными входами соответственно первого и второго регистров, выход первого регистра соединен с входами операнда первого и третьего блоков сдвига, выход второго регистра соединен с входом операнда второго блока сдвига, входы-величины сдвига первого, третьего и второго блоков сдвига соединены соответственно с первым, вторым и третьим выходами блока управле ния, четвертый выход блока управления соединен с синхронизирующими входами первого и второго регистров, пятый выход блока управления соединен с управляющими входами первого и второго мультиплексоров и выходом признака окончания вычисления устройства, шестой выход блока управления соединен с выходом признака деления на нуль устройства, вход анализа первого,аргумента блока управления соединен с выходом первого регистра, вход кода операции блока управления соединен с одноименным входом устройства, вход запуска устройства соединен с синхронизирующим входом третьего регистра и входом запуска блока управления, тактовый вход устройства соединен с одноименным входом блока управления, вход анализа второго аргумента блока управления соединен с выходом второго регистра и выходом результата устройства, вход анализа переполнения блока управления соединен с выходом переноса второго сумматора и выходом признака переполнения устройства, причем блок управления содержит дешифратор нуля, шифратор сдвига, узел формирования признаков, содержащий четыре элемента И и элемент ИЛИ и узел формирования сигналов занесения, содержащий элемент И и элемент ИЛИ, причем вход анализа первого аргумента блока управления соединен с входом дешифратора нуля с соответствующими прямыми входами первого элемента И и инверсными входами второго элемента И узла формирования признаков, выход дешифратора нуля соединен с первым выходом блока управления и с первым входом шифратора сдвига, второй вход которого соединен с входом кода операции блока управления, вход запуска и тактовый вход блока управления соединены соответственно с первым и вторым входами элемента И узла формирования сигналов занесения, выход элемента И которого соединен с первым входом элемента ИЛИ этого узла, второй вход элемента ИЛИ которого соединен с первым выходом узла формирования признаков, выход узла формирования сигналов занесения соединен с четвертым выходом блока управления, пятый и шестой выходы которого соединены с выходами элемента ИЛИ и третьего элемента И соответственно узла формирования признаков, соответствуюA computing device comprising three registers, two adders, three shift units and a control unit, wherein the outputs of the first and second registers are connected to the inputs of the first terms of the first and second adders, respectively, the inputs of the second terms of the first and second adders are connected to the outputs of the first and second shift units, respectively , the output of the third shear block is connected to the input of the third term of the first adder, characterized in that, in order to expand the class of tasks to be solved due to the possibility of performing the operation de of regulation and normalization, two multiplexers and an adder modulo two are introduced into the device, the first and second inputs of the adder modulo two connected to the sign inputs of the first and second arguments of the device, the output of the adder modulo two connected to the information input of the third register, the output of which is connected with the output of the device result sign, the first information inputs of the first and second multiplexers are connected to the outputs of the first and second adders, respectively, the second information inputs of the first and second of the multiplexers are connected to the inputs of the first and second arguments of the device, the outputs of the first and second multiplexers are connected to the information inputs of the first and second registers, the output of the first register is connected to the inputs of the operand of the first and third shift blocks, the output of the second register is connected to the input of the operand of the second shift block , the shift input inputs of the first, third, and second shift units are connected respectively to the first, second, and third outputs of the control unit, the fourth output of the unit the control is connected to the synchronizing inputs of the first and second registers, the fifth output of the control unit is connected to the control inputs of the first and second multiplexers and the output of the sign of the end of the calculation of the device, the sixth output of the control unit is connected to the output of the sign of division by zero of the device, the input of the analysis of the first argument of the control unit is connected with the output of the first register, the input of the operation code of the control unit is connected to the device input of the same name, the device start-up input is connected to the synchronizing input of the device of the register and the start-up input of the control unit, the device clock input is connected to the control unit input of the same name, the second argument analysis analysis input of the control unit is connected to the second register output and the device result output, the control unit overflow analysis input is connected to the transfer output of the second adder and the output of the device overflow sign moreover, the control unit comprises a zero decoder, a shift encoder, a feature generation unit comprising four AND elements and an OR element and a signal generation unit in the entries containing the AND element and the OR element, and the input of the analysis of the first argument of the control unit is connected to the input of the zero decoder with the corresponding direct inputs of the first element AND and the inverse inputs of the second element AND of the sign forming unit, the output of the zero decoder is connected to the first output of the control unit and the first input of the shift encoder, the second input of which is connected to the input of the operation code of the control unit, the start input and the clock input of the control unit are connected respectively to the first and second inputs of the element And the insertion signal generating unit, the output of the AND element which is connected to the first input of the OR element of this node, the second input of the OR element of which is connected to the first output of the feature forming unit, the output of the entering signal generating unit is connected to the fourth output of the control unit, the fifth and sixth outputs of which are connected with the outputs of the OR element and the third AND element, respectively, of the feature formation unit, corresponding
1 1 щие инверсные входы третьего элемента И этого уэла соединены с входом анализа первого аргумента блока управления, вход анализа второго аргумента блока управления соединен с соответствующими инверсными входами четв ртого элемента И узла формирова ния признаков, первый вход пятого элемента И этого узла соединен с вхо дом анализа переполнения блока управ ления, выходы первого, второго, четвертого и пятого элементов И узла формирования признаков соединены с соответствующими входами элемента ИЛИ этого узла.1 1 the inverse inputs of the third element of this unit are connected to the analysis input of the first argument of the control unit, the analysis input of the second argument of the control unit is connected to the corresponding inverse inputs of the fourth element AND of the feature formation unit, the first input of the fifth element of this unit is connected to the input analysis of the overflow of the control unit, the outputs of the first, second, fourth and fifth elements AND of the feature formation unit are connected to the corresponding inputs of the OR element of this node.
) ί506442) ί506442
Фи,гЛFi, GL