SU1474740A1 - Associative memory cell - Google Patents
Associative memory cell Download PDFInfo
- Publication number
- SU1474740A1 SU1474740A1 SU874240090A SU4240090A SU1474740A1 SU 1474740 A1 SU1474740 A1 SU 1474740A1 SU 874240090 A SU874240090 A SU 874240090A SU 4240090 A SU4240090 A SU 4240090A SU 1474740 A1 SU1474740 A1 SU 1474740A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- information
- inputs
- output
- elements
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в ассоциативных процессорах дл создани баз знаний. Цель изобретени - повышение быстродействи и расширение функциональных возможностей чейки за счет обеспечени записи и считывани признака принадлежности информации объекту. Ячейка с управл ющими входами 1-6, информационными выходами 7 и входом 8 содержат элемент И-ИЛИ 9, триггеры 10,14, элементы И 11-13,16,18,элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 17, элемент НЕ 15. 3 ил.The invention relates to computing and can be used in associative processors to create knowledge bases. The purpose of the invention is to increase the speed and enhance the functionality of the cell by recording and reading the sign that the information belongs to the object. The cell with control inputs 1-6, information outputs 7 and input 8 contains the AND-OR 9 element, triggers 10.14, AND 11-13,16,18 elements, the EXCLUSIVE OR 17 elements, the HE element 15. 3 Il.
Description
Јъ 11ъ 1
Јь Ј
ЈъЈъ
ОABOUT
Изобретение относитс к вычислительной технике и может быть использовано в ассоциативных процессорах дл создани баз знаний.The invention relates to computing and can be used in associative processors to create knowledge bases.
Цель изобретени - повышение быстродействи и расширение функцио- нальных возможностей чейки за счет обеспечени записи и считывани признака принадлежности информации объ- екту.The purpose of the invention is to increase the speed and enhance the functional capabilities of the cell by providing for recording and reading the sign of ownership of the information to the object.
На фиг. 1 изображена структурна схема ассоциативной запоминающей чейки; на фиг. 2 - структурна схема матрицы, составленной из этих че- ек; на фиг„ 3 - структурна схема блока управлени .FIG. 1 shows a schematic diagram of an associative memory cell; in fig. 2 is a block diagram of a matrix composed of these strings; Fig. 3 is a block diagram of the control unit.
Ассоциативна запоминающа чейка (фиг. 1) содержит первьй вход 1 разрешени чтени бита информации, пер- вый вход 2 разрешени чтени конъюнкции битов информации, второй вход 3 разрешени чтени бита информации, второй вход 4 разрешени чтени конъюнкции битов информации, первый 5 и второй 6 входы разрешени записи информации , информационные выход 7 и вход 8, элемент И-ИЛИ 9, третий триггер 10, первый 11, второй 12 и третий 13 элементы И, первый 14 и вто- рой 142 триггеры, элемент НЕ 15, четвертый элемент И 16, первый 17, и второй 17г элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, п тый элемент И 18„ Сигналы, необходимые дл работы чейки 19 и матрицы, собранной из данных чеек (фиг. 2), вырабатываютс блоком управлени , содержащим (фиг„ 3) элемент И 20, счетчик 21, блок 22 перепрограммируемой пам ти микрокоманд, счетчик 23 и вхо- ды 24-27.The associative memory cell (Fig. 1) contains the first input 1 of the information read read permission, the first input 2 of the read resolution of the information bit conjunction, the second input 3 of the read resolution of the information bit, the second input 4 of the read resolution of the conjunction of the information bits, the first 5 and second 6 permission to record information, information output 7 and input 8, the element AND-OR 9, the third trigger 10, the first 11, the second 12 and the third 13 elements And, the first 14 and the second 142 triggers, the element NOT 15, the fourth element And 16 , the first 17, and the second 17g elements EXCLUSIVE OR, Fifth element AND 18 "The signals necessary for operation of the cell 19 and the matrix collected from the data of the cells (Fig. 2) are generated by a control unit containing (Fig 3) the element I 20, the counter 21, the block 22 of the reprogrammable memory of micro-commands, counter 23 and inputs 24-27.
При формировании из ассоциативны:: запоминающих чеек 19 матрицы размером m х п, где m - количество строк, an- количество столбцов, входы 1-6 разрешени каждой чейки соедин ютс с разрешающими входами соседней справа чейки, а выход 7 и вход 8 - с соот-г- ветствующими выходом и входом соседней снизу чейки.When forming from the associative :: storage cells 19, matrices of size m × n, where m is the number of rows, an is the number of columns, inputs 1-6 of the resolution of each cell are connected to the enabling inputs of the right adjacent cell, and output 7 and input 8 are corresponding to the corresponding output and the input of the next lower cell.
Индентификаторы (фиг. 1) расшифровываютс следующим образом: Q - информационный выход; D - информационный вход; I - разрешающий вход; S - вход установки в единицу; R - вход установки в нуль.The identifiers (Fig. 1) are decoded as follows: Q - information output; D - information input; I - allowing entry; S - unit installation input; R is the setup input to zero.
Ячейка 19 в матрице реализует следующие логические функции.Cell 19 in the matrix implements the following logical functions.
ь битовb bits
и ,1 , А(and, 1, A (
АBUT
Л А (m jji л АтL A (m jji l At
Am.,AV;5 Am., AV; 5
(1) (2) (3) (4)(1) (2) (3) (4)
5 five
0 5 0 5 0 0 5 0 5 0
00
5five
К А(т-)).; Л Ат.;л Afm-j,,; ;(5) где j 1, 2, 3,...,т-1;K A (t-)); L At.; L Afm-j ,,; ; (5) where j 1, 2, 3, ..., t-1;
-L j9 9-L j9 9
и чтение битов А,,,; и функций по формулам (2), (4) и (5).and reading bits A ,,,; and functions by formulas (2), (4) and (5).
Выполнение этих функций может выполн тьс одновременно во всех чейках 19, что увеличивает быстродействие матрицы.These functions can be performed simultaneously in all cells 19, which increases the speed of the matrix.
Матрица, составленна из чеек 19, работает следующим образом.The matrix composed of the cells 19, works as follows.
На входы 8 подаютс признаки вводимых в матрицу объектово По управл ющим сигналам, поступающим на входы 5 и 6 разрешени записи, осуществл етс запись информации об объектах в матрицу. В каждой строке матрицы выполн ютс функции по формулам (2) - (5), Если в К число установленных раз р дов 2, а А. Ј К и A(,. Ј К, то осуществл етс перезапись К в соседнюю снизу строку чеек.At the inputs 8, signs are introduced into the matrix of the object. According to the control signals received at the inputs 5 and 6 of the recording resolution, the information about the objects is recorded in the matrix. In each row of the matrix, the functions are performed according to the formulas (2) - (5), If K contains the number of installed digits 2 and A. Ј K and A (,. Ј K, then K is overwritten into the next row of cells .
Если в К число установленных разр дов 2, то выполн етс запись в матрицу информации о новом объекте.If K has a number of 2 bits set, then information about the new object is written to the matrix.
Таким образом, в матрице формируетс структура данных, обеспечивающа запоминание и динамическую перестройку ассоциативных св зей между отдельными объектами, характеризующимис сочетани ми признаков, которые удовлетвор ют некоторому критерию, учитывающему принадлежность сочетани нескольким объектамThus, in the matrix, a data structure is formed, which ensures the memorization and dynamic reorganization of associative links between individual objects characterized by combinations of signs that satisfy a certain criterion that takes into account that the combination belongs to several objects.
Чтение информации из матрицы осуществл етс по управл ющим сигнала, подаваемым на входы 1-4 разрешени считывани данных. Опишем более подробно работу ассоциативной запоминающей чейки и блока управлени .Reading information from the matrix is carried out on the control signal supplied to the inputs 1-4 resolution read data. Let us describe in more detail the operation of the associative memory cell and the control unit.
При поступлении единичного сигнала на вход 6 и бита информации на - вход 8 происходит установка триггера 14 в соответствии с битом информации , поступающим на вход 8.When a single signal is received at input 6 and a bit of information at - input 8, the trigger 14 is set in accordance with the information bit input to input 8.
При поступлении единичного сигнала на вход 5 и бита информации на вход 8 происходит установка триггера 14 в соответствии с сигналом на входе 8. С выхода триггеров 44 и 14г сигналы поступают на первый и второй входы элемента И 13, с выхода которого сигнал , соответствующий конъюнкции битов информации, хран щихс в триггерах 14 и 142, устанавливает триггер 10. При поступлении единичного сигнала на вход 3 бит информации с выхода триггера 10 через элемент И-ИЛИ 9 поступает на выход 7о Кроме того, ин- вертированный сигнал с инверсного выхода триггера 10 поступает на вторые входы элементов И 11 и 12, а на первые входы этих элементов поступают сигналы с выходов триггеров 14j иWhen a single signal is received at input 5 and a bit of information at input 8, trigger 14 is set in accordance with the signal at input 8. From the output of flip-flops 44 and 14g, signals arrive at the first and second inputs of the And 13 element, from the output of which the signal corresponding to the bit conjunction information stored in triggers 14 and 142 sets trigger 10. When a single signal arrives at the input, 3 bits of information from the output of trigger 10 through the AND-OR 9 element are output to 7 °. In addition, the inverted signal from the inverse output of trigger 10 It goes to the second inputs of the elements 11 and 12, and the first inputs of these elements receive signals from the outputs of the flip-flops 14j and
14а. По разрешающему сигналу на входе 4 сигнал, соответствующий конъюнкции битов информации, через элемент И-ИЛИ 9 поступает на выход 7. При поступлении единичного (разрешающего) сигнала на вход 2 сигнал, соответствующий конъюнкции битов информации, через элемент И-ИЛИ 9 с выхода элемента И 12 поступает на выход 7. По разрешающему сигналу на входе 1 сиг- нал с выхода триггера 14 поступает на выход 7 через элемент И-ИЛИ 9.14a. The permissive signal at input 4, the signal corresponding to the conjunction of information bits, through the element AND-OR 9 is output 7. When a single (enabling) signal is received at the input 2, the signal corresponding to the conjunction of information bits, through the element AND-OR 9 from the output of the element And 12 goes to output 7. By the enable signal at input 1, the signal from the output of trigger 14 goes to output 7 through the AND-OR 9 element.
Управл ющие сигналы 1-6 вырабатываютс в блоке управлени (фиг. 3).Control signals 1-6 are generated in the control unit (Fig. 3).
На вход 26 счетчика 23 подаетс сигнал, разрешающий запись начального адреса микропрограммы минус единица по входу 27. На вход 24 подаетс сигнал , разрешающий прохождение тактового сигнала по входу 25 на счетньй вход счетчика 23 и через счетчик 21 на вход чтени блока 22, с выхода счетчика 23 на вход адреса блока 22 подаетс адрес микрокоманды, котора считываетс на выход блока 22 при наличии сигнала на вход чтени .The input 26 of the counter 23 is given a signal permitting the entry of the initial address of the microprogram minus one at the input 27. The input 24 is given a signal allowing the clock signal to pass through the input 25 to the counter input of the counter 23 and through the counter 21 to the read input of the block 22, from the output of the counter 23, the address of the block 22 is supplied with the address of a microcommand that is read into the output of block 22 when there is a signal at the read input.
Счетчик 2 служит дл обеспечени устойчивой работы блока управлени , т.е. дл согласовани сигналов чтени и адреса на входе блока 22.Counter 2 serves to ensure stable operation of the control unit, i.e. for matching the read signals and addresses at the input of block 22.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874240090A SU1474740A1 (en) | 1987-03-04 | 1987-03-04 | Associative memory cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874240090A SU1474740A1 (en) | 1987-03-04 | 1987-03-04 | Associative memory cell |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1474740A1 true SU1474740A1 (en) | 1989-04-23 |
Family
ID=21302335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874240090A SU1474740A1 (en) | 1987-03-04 | 1987-03-04 | Associative memory cell |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1474740A1 (en) |
-
1987
- 1987-03-04 SU SU874240090A patent/SU1474740A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 634372, кл. G 11 С 15/00, 1978. Авторское свидетельство СССР № 1127007, кло G 11 С 15/00, 1983. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6480931B1 (en) | Content addressable storage apparatus and register mapper architecture | |
US3588830A (en) | System for using a memory having irremediable bad bits | |
JPS605498A (en) | Associative memory device | |
CA1080366A (en) | First in - first out memory array containing special bits for replacement addressing | |
JPH0773920B2 (en) | n × n bit dot matrix 90 ° rotation circuit | |
JPH0757469A (en) | Memory circuit | |
US3866180A (en) | Having an instruction pipeline for concurrently processing a plurality of instructions | |
GB1486032A (en) | Associative data storage array | |
US5434871A (en) | Continuous embedded parity checking for error detection in memory structures | |
SU1474740A1 (en) | Associative memory cell | |
EP0321493A1 (en) | A content-addressable memory system | |
GB1278664A (en) | An associative memory | |
JPS5724082A (en) | Computer system | |
JP3071435B2 (en) | Multi-bit match circuit | |
GB792707A (en) | Electronic digital computers | |
JP2570985B2 (en) | Semiconductor associative memory device | |
US3222648A (en) | Data input device | |
JPH05113929A (en) | Microcomputer | |
SU1741175A1 (en) | Associative memory | |
SU1023396A1 (en) | Storage for associative memory | |
JPS6132758B2 (en) | ||
SU1372316A1 (en) | Memory for graphic display | |
SU364026A1 (en) | COMPLETE STORAGE DEVICE | |
JPS60117495A (en) | Semiconductor memory | |
SU746488A1 (en) | Interface |