SU1472904A1

SU1472904A1 - Устройство циклического приоритета

Info

Publication number: SU1472904A1
Application number: SU874297000A
Authority: SU
Inventors: Эдуард Игнатьевич Комухаев; Анатолий Александрович Якуба
Original assignee: Институт кибернетики им.В.М.Глушкова
Priority date: 1987-08-24
Filing date: 1987-08-24
Publication date: 1989-04-15

Abstract

Изобретение относитс к вычислительной технике и автоматике и может быть использовано дл построени различных устройств, управл ющих доступом абонентов к общему ресурсу, например к пам ти. Цель изобретени - повышение быстродействи . Устройство содержит три регистра 1 - 3, группу элементов И-ИЛИ 4, элементы И 5 группы, элемент ИЛИ 6.Однотактный режим работы устройства, значительно уменьша врем реакции системы, позвол ет учитывать максимальное число возникших к моменту выбора запросов, что обеспечивает дл них строгое соблюдение циклического приоритета и сокращает простои оборудовани . 1 ил.

Description

Изобретение относится к вычислительной технике и автоматике и может быть использовано для построения различных устройств, управляющих доступом абонентов к общему ресурсу, например к памяти.

Целью изобретения является повышение быстродействия устройства.

На чертеже приведена схема уст- Ю ройства.

Устройство содержит регистры 1, 2 и 3, группу 4 элементов И-ИЛИ, группу 5 элементов И, элемент ИЛЙ 6, установочный вход 7 устройства, за- 15 просные входы 8 устройства, тактовый вход 9 устройства, выходы 10 устройства, вход 11 считывания устройства.

Устройство работает следующим образом. 20

В Исходном состоянии по сигналу на входе 7 регистры 1 и 2 обнуляются^ а в одном из разрядов регистра 3 (например, в последнем) устанавливается 1” при ”0 в остальных раз- 25 рядах. 1 из регистра 3 устанавливает на выходах всех элементов И-ИЛИ группы 4 1 .

В данном состоянии устройство готово к обработке запросов с входов 8.3Q Обработка начинается при подаче так-г тового сигнала 9 на регистр 1. Установленные в 0” разряды регистра 2 посредством элемента .ИЛИ 6 запрещают· перепись нулевого кода в регистр 3, что сохраняет в нем текущий разряд отсчета циклического приоритета неэа· висимо от длительности пауз при поступлении запросов.

Пусть, например, с входов 8 при^ подаче тактового сигнала с входа 9 в регистр 1 поступают запросы,, с инверсных выходов регистра· 1 на соответствующие входа элементов И-ИЛИ поступают' 0; в результате на.выходах элементов И-ИЛИ - 0000.,»1, Срабатывает первый элемент И группы 5 и по тактовому сигналу с входа 9 переводит регистр 2 в состояние 1000...0, при котором начинается обслуживание запроса. После этого происходит пере пись кода из регистра 2 в регистр 3 по тактовому сигналу с входа 11, и устройство после окончания цикла текущего обслуживания в один такт. осуществляет выбор следующего запроса.

Однотактный режим, значительно уменьшая время реакции системы, поз воляет учитывать максимальное число возникших к моменту выбора запросов, что обеспечивает для них строгое соблюдение циклического приоритета и сокращает простои соответствующего оборудования.

Claims

Формула изобретения Устройство циклического приоритета, .содержащее три регистра, элемент ИЛИ, группу элементов И, первый вход каждого элемента И группы подключен к прямому выходу одноименного разря,да первого регистра, выход каждого элемента И группы соединен с информационным входом одноименного разряда второго регистра, выходы второго регистра являются выходами устройства и соединены с нулевыми входами одноименных разрядов первого регистра, входы сброса которого и второго регистра и единичный вход последнего разряда третьего регистра соединены с установочным входом устройства, каждый запросный вход устройства соединен с информационным входом одноименного разряда первого регистра, отличающееся тем, .что, с целью повышения быстродействия, в него введена группа элементов· И-ИЛИ, причем выходы второго регистра подключены к одноименным информационным входам третьего регистра и входам элемента ИЛИ, выход которого соединен с входом управления приемом информации третьего регистра, каждый выход которого подключен к перво. му входу одноименного элемента И-ИЛИ группы, тактовый вход третьего регист -ра подключен к входу считывания устройства, инверсный выход каждого разряда первого регистра подключен к второму входу одноименного элемента И-ИЛИ группы, выход каждого i-ro элемента И-ИЛИ группы (i = 1,,,,, η-l, ri - число запросных входов устройства) соединен с вторым входом (i+l)-ro элемента И группы, выход каждого j-ro элемента И-ИЛИ группы (j “ 1»..., п-2) соединен с третьим входом (j + l)-ro элемента И-ИЛИ группы, выход последнего элемента И-ИЛИ группы соединен с третьим входом первого элемента И-ИЛИ группы и вторым входом первого элемента И группы₍тактовый вход устройства соединен с тактовыми входами первого и второго регистров.