SU1467785A1 - Цифровой фазовый детектор - Google Patents

Abstract

Изобретение относитс  к электросв зи. Цель изобретени  - повышение точности выделени  фазовой ошибки. Детектор содержит умножители 1, 2, 3, 4, 7, 10, 15, 16 и 17, сумматоры 5, 11, 12 и 19, формирователь 6 знака сигнала, вычитатели 8 и 9, удвоители 13 и 14 фазы, блок вычислени  18 арксинуса и блок коммутации 20. На входы детектора поступают отсчеты синфазной и квадратурной составл ющих комплексного сигнала, а также отсчеты опорного колебани . Путем соответствующих преобразований в детекторе и на его выходе формируетс  сигнал удвоенной фазовой ошибки. Так как данный детектор предназначен дл  использовани  в составе систем синхронизации опорного колебани , то соответствующим выбором значений коэффициентов усилени  в петле ФАПЧ можно пропорционально уменьшить сигнал ошибки до необходимой величины. 4 ил.

Description

4;

С5 1

00 С71

Фиг.1

Изобретение относитс  к технике электросв зи и может использоватьс  в аппаратуре передачи данных в качестве составной части систем синхронизации опорного колебани .

Цель изобретени  - повышение точности выделени  фазовой ошибки.

На фиг. 1 приведена структурна  схема цифрового фазового детектора; на фиг. 2 - функциональна  схема формировател  знака сигнала; на фиг. 3 - функциональна  схема блока коммутации; на фиг. 4 - функциональна  схема компаратора, вход щего в состав блока коммутации.

Цифровой фазовый детектор содержит первый 1, второй 2, третий 3, четвертый 4 умножители, первый сумматор 5, формирователь 6 знака сигнала, п тый умножитель 7, первый вычитатель 8, второй вычитатель 9, шестой умножитель 10, второй сумматор II, третий сумматор 12, первый удвоитель 13 фазы, второй удвоитель 14 фазы, седьмой 15, восьмой 16 и дев тый 17 умножители, блок 18 вычислени  арксинуса, четвертый сумматор 19 и блок 20 коммутации.

Формирователь 6 знака сигнала содержит элементы И 21.

Блок 20 коммутации содержит компаратор 22, элемент ИЛИ 23, элементы И 24, мультиплексоры 25, переключатель 26.

Компаратор 22 состоит из элемента И-НЕ 27, элемента НЕ 28, элемента И 29, элемента ИЛИ 30, элемента И 31.

Цифровой фазовый детектор работает сле- дуюш,им образом.

На первый вход 1 устройства поступает отсчет синфазн ой составл ющей Zj комплексного сигнала Z(nT), а на вход 3 - отсчет квадратурной составл ющей Z комплексного сигнала Z(nT), который можно представить в виде

Z(nT)Z e f - + Z cos(conT+Y) +

+j -sin (шпТ+у) Zs+jZf, где Т - тактовый интервал;

п - номер тактового интервала; со - частота несущего колебани ; Z - модуль сигнала;

2л. , , ,1(п),

где m - кратность фазовой модул ции

(манипул ции);

k(n) -дискретна  случайна  величина, принимающа  значени  О, 1, 2 ... S (где S - объем алфавита) и определ юща  информационное значение фазы сигнала на п-м тактовом интервале.

Причем , что справедливо дл  данного класса сигналов,поскольку их модуль - посто нна  априорно известна  величина, и может быть приведенч к единице соответствующей нормировкой по входу приемни

ка с помощью схемы автоматической регулировки усилени .

На второй и четвертый входы устройства поступают соответственно отсчеты cos(u)onT) и sin(coonT) опорного колебани , которые перемножаютс  в умножител х 1-3 с сигналами синфазной и квадратурной составл ющих входного сигнала, в результате чего на выходах умножителей 1-3 формируютс  соответственно сигналы:

А -|- cos (ф-f v) +COS (conT+coonT-f Y) ; В i- sin (ф-f Y) +sin (conT-j-coonT-f Y) cos(9+Y)-cos(wonT4-a)onT4-Y),

где )пТ-соопТ - характеризует частотно-фазовую расстройку несущего и опорного колебаний.

Полученные сигналы перемножаютс  в умножител х 16 и 10, на выходах которых Соответственно формируютс  сигналы, которые можно представить в виде:

cosx-sinx+cosy-siny-f

+cpsx-siny- -cosy sinx cosx-sinx-созу siny+

-fcosx-siny-cosy-sinx,

где )пТ-coonT-f-Y )nT-|-coonT+Y.

Сигналы N и Q поступают на входы второго сумматора 11, на выходе которого вырабатываетс  сигнал

siп(2ф+ 2Y)+sin(2cooпT)-fsin{2 ((onT+Y)}.

Последовательно пройд  дев тый умно- житель 17, на второй вход которого поступает посто нный сигнал Ki-4, первый 8 и второй 9 вычитатели, сигнал, поступающий на второй вход п того умножител  7, преобразуетс  в соответствии с выражением

R 4-sin(2a)onT)-sin{2(oonT+Y)) sin(2ф+2Y),

причем сигналы sinj2((onT+Y)) и sin(2o)onT) поступают соответственно с первых выходов удвоителей 13 и 14 фазы.

На выходе первого сумматора 5 формируетс  сигнал (2ф+2Y) после преобразований сигналов с удвоенной фазой в умножител х 4 и 15 в соответствии с вы- ражением

(2a)nT+2Y) cos(2Q)onT) + + sin(2a.nT+2Y) sin(2a)onT).

Полученный сигнал поступает на вход формировател  6 знака сигнала, на выходе которого вырабатываетс  сигнал Sgn(P),

f + 1, где5еп(Р)

который подаетс  на первый вход п того умножител  7, на выходе которого вырабатываетс  сигнал (P) sin(2(p4-2Y), где значени  ,n соответствуют сигналам ОФМ; , л, ±|- дл  сигналов ДОФМ

л

а дл  сигналов ТОМФ . .

±А-.ч. Таким образом, сигнал V при обра-

ботке устройством сигналов ОФМ и ДОФМ определ етс  только фазовой ошибкой и не зависит от значени  информационной фазы.

Сигнал V поступает на вход блока 18 вы- .числени  арксинуса, на выходе которого формируетс  сигнал arcsinV, который подаетс  на третий вход блока 20 и на первые входы сумматоров 12 и 19, на вторые входы которых подаютс  соответственно посто н- ные сигналы и . С выходов сумматоров 12 и 19 на входы блока 20 поступают соответственно сигналы arcsinV- - 4- и агс5тУ л/2. На выходе блока 20 окончательно формируетс  сигнал удвоенной фазовой ошибки . Если принима- ютс  сигналы ОФМ или ДОФМ, на выход блока 20,  вл ющегос  выходом устройства, поступает сигнал arcsinV e. В случае приема сигналов ТОФМ сигнал формируетс  по правилу:

f arcsinV, при - - - arcsinV j arcsinV-1, при |- arcsinV

(arcsinV+-|-, при -у- агс51пУ |То , что на выходе устройства формируетс  сигнал удвоенной фазовой ошибки, не принципиально, поскольку предлагаемый детектор предназначен дл  использовани  в составе систем синхронизации опорного колебани , где соответствуюшим выбором значений коэффициентов усилени  в петле ФАПЧ можно пропорционально уменьшить сигнал ошибки до необходимой величины.

Формирователь 6 знака сигнала (фиг. 2) может быть выполнен на X элементах И 21.1-21.x, где X 2N-1, причем первые входы всех элементов И 21.1-21.Х подключены к посто нному напр жению -J-5B, объединенные вторые входы всех элементов И образуют вход блока, а выходы всех элементов И (напр жение +5В) об- разуют выход блока.

Формирователь знака сигнала работает следующим образом. На вход формировате

0

5

j arcsinV+|

0 с о

55

5

0

5

50

л  поступает знаковый разр д входного отсчета сигнала, представл емого в дополнительном коде. Знаковый разр д равен «Лог. I дл  отрицательных чисел и и «Лог. О - дл  положительных. Поэтому на выходе формировател  будет код 0...01, что соответствует «плюс единице, в случае положительного отсчета сигнала, и комбинаци  «все единицы, соответствующа  «минус единице в дополнительном коде, в случае отрицательного отсчета сигнала, причем выход элемента И 21.Х  вл етс  старшим разр дом выходною сигнала.

Блок 20 коммутации (фиг. 3) работает следующим образом. Поступающие на входы 1-3 блока соответственно отсчеты сигarcsinV--f- и arcsinV,

Ci

представленные 2N-paзp дным дополнительным кодом, подаютс  на соответствующие информационные входы мультиплексоров 25.1-25.N.

Какой из трех указанных выше отсчетов поступит на выходы мультиплексоров 25.1 - 25.N, образующих выход блока, определ етс  информацией на адресных входах А и В мультиплексоров, причем А соответствует младшему адресному разр ду. Состо ние входов А и В мультиплексоров 25.1-25.N определ ют соответственно выходы двух элементов И 24.2 и 24.1, поэтому при установ. ке переключател  26 в нижнее положение, соответствующее приему сигналов ОФМ или ДОФМ, на выходах элементов И 24.2 и 24.1 всегда будет комбинаци  ОО, в результате чего на выход блока поступит значение arcsinV. В случае приема сигналов ТОФМ переключатель 26 устанавливают в верхнее положение, при этом комбинаци  на выходах элементов И 24.1 и 24.2 определ етс  информацией на первых входах этих элементов, которые соединены соответственно со старшим знаковым разр дом arcsinV и выходом элемента ИЛИ 23, входы которого соединены с выходами компаратора 22, на вход которого поступает отсчет сигнала arcsinV, причем, если значение aгcsinV л./4, то сигнал «Лог. 1 (высокий уровень) по вл етс  на первом выходе компаратора 22, а если arcsinV« -л/4, то сигнал «Лог. Ь по вл етс  на втором выходе компаратора 22. Таким образом, какой из трех входных сигналов блока поступает через мультиплексоры 25.1-25.N на его выход зависит от знака и величины отсчета arcsinV.

Компаратор 22 (фиг. 4) работает следующим образом. На входы элементов И-НЕ 27 и ИЛИ 30 поступают старшие разр ды отсчетов arcsinV. Дл  значений -n/4 arcsinV ;O в дополнительном коде на этих разр дах будет комбинаци  «все единицы, знаковый разр д тоже будет соответствовать «Лог. 1, поэтому на первом входе первого элемента И 29 и на втором входе второго элемента И 31 будет

«Лог. О, что обеспечит комбинацию ОО на выходе компаратора 22. Дл  значений O arcsinV n/4 на входах элементов И-НЕ 27 и ИЛИ 30 и на входе элемента НЕ 28 будет уровень «Лог. О, поэтому состо ние выходов не изменитс , но когда значени  arcsinV превыс т л;/4, на одном из входов элемента ИЛИ 30 по витс  уровень «Лог. 1, который поступит на первый выход компаратора , при этом знаковый разр д входных данных обеспечит состо ние «Лог. О на втором выходе компаратора. Когда arcsinV n/4, на входах элемента И-НЕ 27 будет хот  бы один уровень «Лог. О, на выходе соответственно «Лог. 1, знаковый разр д тоже соответствует «Лог. 1, в результате чего на входах эле 1ента 31 и втором выходе компаратора будут уровни «Лог. 1, тогда как на первом выходе компаратора будет уровень «Лог. О.

Claims (1)

1. Формула изобретени 

   Цифровой фазовый детектор, содержащий первый умножитель, первый и второй входы которого  вл ютс  соответственно первым и вторым входами устройства, второй умножитель, первый и второй входы которого  вл ютс  соответственно третьим и четвертым входами устройства, третий умножитель, первый и второй входы которого подключены соответственно к первому входу второго умножител  и второму входу первого умножител , последовательно соединенные четвертый умножитель, первый сумматор, формирователь знака сигнала и п тый умножитель, последовательно соединенные первый вычитатель и второй вычита- тель, выход которого подключен к второму входу п того умножител , шестой умножитель , выход которого подключен к первому входу второго сумматора, а также третий сумматор, отличающийс  тем, что, с целью повышени  точности выделени  фазовой ошибки, в него введены первый блок удвоени  фазы, первый и второй входы которого

   5

   соединены соответственно с первыми входами первого и третьего умножителей, второй блок удвоени  фазы, первый и второй входы которого соединены соответственно с вто- 5 рыми входами второго и третьего умножителей , а первый выход соединен с вторым входом второго вычитател , седьмой умножитель , первый и второй входы которого подключены соответственно к первым выходам первого и второго блоков

   O удвоени  фазы, а выход соединен с вторым входом первого сумматора, восьмой и дев тый умножители, блок вычислени  арксинуса , четвертый сумматор и блок коммутации , причем выход второго умножител  подключен к первому входу шестого умножител , второй вход которого соединен с выходом третьего умножител  и первым входом восьмого умножител , второй вход которого соединен с выходом первого умножител , а выход подключен к второму входу второго

   0 сумматора, выход которого соединен с первым входом дев того умножител , второй вход которого  вл етс  первым установочным входом устройства, а выход подключен к первому входу первого вычитател , второй вход которого соединен с первым выходом первого блока удвоени  фазы, второй выход которого подключен к первому входу четвертого умножител , второй вход которого соединен с вторым выходом второго блока удвоени  фазы, при этом выход п того

   „ умножител  подключен к входу блока вычислени  арксинуса, выход которого подключен к первому входу третьего сумматора, второй вход которого  вл етс  вторым установочным входом устройства, а выход соединен с первым входом блока коммутации, второй

   С вход которого соединен с выходом блока вычислени  арксинуса и первым входом четвертого сумматора, второй вход которого  вл етс  третьим установочным входом устройства , а выход подключен к третьему входу блока коммутации, выход которого  вл етс 

   0 выходом устройства.

   5

   . V + JT/Z

   Л/У