SU1458836A1 - Цифровой фазометр - Google Patents

Abstract

Изобретение может быть использовано в информационно-измерительных системах и  вл етс  усовершенствованием изобретени  по авт.св. №1112309. Цель изобретени  - получение досто- верньк результатов измерени  разности фаз при ее флюктуаци х. Постав ленна  цель достигаетс  введением в фазометр последовательно соединенных делител  15, первого регистра 16 и второго регистра 27, а также после- .довательно соединенных блока 29 преобразовани  частоты, формировател  3, счетчика 13, блока 28 пам ти, блока 17 вычитани , квадратора 18, накапливающего сумматора 19, второго делител  20, блока 21 извлечени  квадратного корн  и компаратора 22, последовательно соединенных компаратора 25, элемента И 8 и элемента 26 задержки, выход которого соединен с входами накопительного сумматора непосредственно и через элемент И 9, второй вход которого соединен с выходом компаратора 25, вход которого соединен с входом делител  15, выходом счетчика 13 и вторым входом деi (Л

Description

1

Изобретение относитс  к измерительной технике, св занной с измерением разности фаз двух электрических колебаний, и может быть использовано в информационно-измерительных и ра- диотехнических системах дл  измерени  разности фаз в присутствии быстрых фазовых флюктуации.

Цель изобретени  - повышение быстродействи  получени  достоверных результатов измерени  разности фаз при ее флюктуаци х.

На фиг. 1 представлена функциональна  схема устройства; на фиг. 2- временные диаграммы, по сн ющие его работу.

Цифровой фазометр содержит -первый 1, второй 2 и третий 3 формирователи RS-триггер 4 и счетный триггер 5, первый 6, второй 7, третий 8 и четвертый 9 элементы И, элемент ИЛИ 10, реверсивный счетчик 11, клемму 12 генератора .счетных импульсов, первый 13 и второй .14 счетчики, последовательно соединенные первый делитель 15, первый р&гистр 1 6., блок 1 7 вычитани , квадратор 18, накапливающий сумматор 19, второй делитель 20, блоки 21 извлечени  квадратного корн  и первый компаратор 22, второй вход которого подключен к шине 23 записи, последовательно соединенные блок 24 дополнени - кода и второй компаратор 25, а также элемент 26 задержки, второй регистр 27, блок 28 пам ти, блок 29 преобразовани  час- тоты, первый и второй выходы которого подключены соответственно к вхо дам формирователей 1 и 2 и клемму

5

0

5

0

5

43 измерительного временного интервала . Вход третьего формировател  3 соединен с входом второго формировател  2, входы реверсивного счетчика 11 соединены соответственно с выходами элементов И 6 и 7, первые входы которых соединены соответственно с пр мым и инверсным выходами RS-триггера 4, вторые входы элементов И 6 и 7 соединены с клеммой 43 измерительного временного интервала, выходом первого компаратора 22 и управл ющим входом второго регистра 27, третьи входы элементов И 6 и 7 соединены с клеммой 12 генератора счетных импульсов, а четвертые - с выходом счётного триггера 5, вход которого подключен к выходу элемента 10 ИЛИ. Цервый вхйд элемента ИЛИ 10 соединен с выходом первого формировател  1 и с S-входом RS-триггера 4, а второй вход элемента ИЛИ 10 соединен с выходом второго формиро- вател  2 и R-входом RS-триггера 4. Выход третьего формировател  3 .соединен с С-входом первого счетчика 13, установочными R -входами второго счетчика 14 и накапливающего сумматора 19 и управл ющими входом первого регистра 16. Выход второго к.омпа- Iратора 25 соединен с первым входом третьего элемента И 8, второй вход которого подключен к клемме 12 генератора счетных импульсов, а выход соединен с С-входом второго счетчика 14 и параллельно через элемент 26 задержки подключен к пр мому входу четвертого элемента И 9 и первому управл ющему, входу накапливающего сумматора 19. Второй управл ющий

вход накапливающего сумматора 19 соединен с выходом четвертого элемента И 9, инверсный вход которого подключен к выходу второго компаратог ра 25.

Вход блрка 2в пам ти соединен с выходом первого делител  15, первьми входами подключенного к выходу реверсивного счетчика 11, а вторыми - к выходу первого счетчика 13, вторым входам второго делител  20 и второго компаратора 25, а также к а дрес- ному входу записи блока 28 пам ти, адресный вход считывани  которого соединен с выходами второго счетчика 14 и входом блока 24 дополнени  кода выход блока 28 пам ти соединен с вторым входом блока 17 вычитани . Выходы первого регистра 16 подключены к входам второго регистра 27, выход ко торого  вл етс  выходом цифрового фазометра , При этом первый и второй входы блока 29 преобразовани  частоты  вл ютс  соответственно первым и вторым входами цифрового фазометра.

В состав блока 29 преобразовани  частоты вход т последовательно соеди ненные первый смеситель 30, первый фильтр 31, второй смеситель 32 к первый УПЧ 33, последовательно соединенные третий смеситель 34, второй фильтр 35, четвертый смеситель 36 и второй УПЧ 37, последовательно соединенные усилитель 38, п тый смеситель 39 и третий фильтр 40, а также первь и второй гетеродины 41 и 42. Выход первого гетеродина 41 подключен к управл ющим входам первого и третьего смесителей 30, 34, выход второго гетеродина 42 подключен к управл ю- щему входу п того смесител  39, выхо третьего фильтра 40 подключен к управл ющим входам второго и четвертого смесителей 32 и 36, а вход усилител  38 соединен с выходом второго фильтра 35. Входы смесителей 30 и 34  вл ютс  соответственно первым и вторым входами блока 29 преобразовани  частоты, первым и вторым выходам которого  вл ютс  соответственно выходы УПЧ 33 и 37.

0

5

Блок 29 путем двойного преобразовани  частоты -обеспечивает формирование на первом и втором выходах соответственно опорного и измер емого сигналов промежуточной частоты, равной частоте второго гетеродина 42, котора  не зависит от частоты входного сигнала. При этом разность -фаз сигналов на промежуточной частоте равна разности фаз между опорным и измер емым входными сигналами. Этим обеспечиваетс  возможность работы устройства в широком частотном диапазоне входных сигналов.

Опорный сигнал промежуточной частоты с первого выхода блока 29 посту- пает на вход формировател  1. На входы формирователей 2 и 3 подаетс  из- 0 мер емый сигнал (фиг. 2а) промежуточной частоты с второго выхода блока 29.

Формирователи 1 и 2, триггеры 4 и 5. элементы И 6 и 7 и элемент ИЛИ 10, 5 обеспечивают формирование временных интервалов, соответствующих разности фаз , измер емого и опорного сигналов в каждом J-M периоде, и заполнение этих интервалов счетными импульсами , поступающими с клеммы 12 генератора счетных импульсов соответственно через элементы И 6 и 7 на вычитающий и суммирующий входы реверсивного счетчика II. С выхода реверсивного счетчика 11 цифровой код, соответствующий сумме значений фаз tpj , измеренных в каждом J-M периоде, поступает на первый выход делител  15, где делитс  на количество периодов сих нала, которое определ етс  счетчиком 13 по числу импульсов, поступивших На его вход с выхода формировател  3 (фиг. 2б), и в виде цифрового кода с выхода счетчика I3 подаетс  на второй вход делител  15. Импульсы с выхода формировател  3 (фиг. 26) формируютс  по концу каждого j-ro периода сигнала.

0

5

0

5

50

Таким образом, определ етс  цифровой код среднего значени  измер емой фазы по окончании каждого j-ro периода сигнала (фиг. 2а)

Устройство работает следующим образом.

На первый и второй входы блока 29. преобразовани  частоты поступают соответственно опорный и измер емый сигналы.

55

j

tf, + Vi +... + q j

Полученное среднее значение фазы (| записываетс  в регистр 16 и в блок 28 пам ти, на адресный вход записи которого с выхода счетчика 13 подаетс  цифровой код, соотв-етствую- щий числу 3 периодов сигнала. Запись среднего значени  фазы Cf в ре- гистр 16 осуществл етс  каждым импульсом с формировател  3 (фиг, 26), поступающий на его управл ющий

При этом в процессе измерений в блоке 28 пам ти хран тс  коды всех средних значений фаз tf, t Cfj , а регистр 16, обновл   инфор- . мадию после каждого j-ro периода, содержит только код среднего значени  фазы (. , который поступает на вход регистра 27 и на первый вход блока 17 вычитани, .

Считывание информации из блока 28 пам ти осуществл етс  кодом, который поступает с выхода счетчика 14 на адресный вход считывани  блока 28.

Код считывани  формируетс  из последовательности счетных импульсов, поступающих с клеммы 12 (фиг. 2в) на второй вход элемента И 8, на первый вход которого подаютс  импульсы, сформированные компаратором 26 (фиг. 2е) путем сравнени  кода с выхода счетчика 13 и кода с выхода счетчика 14, увеличенного на единицу блоком 24 дополнени  кода. Импульсы, сформированные на выходе элемента И 8 (фиг. 2г), поступают на С-вход счетчика 14 и через элемент 26 за- держки на управл ющий вход накаплива ющего сумматора 19. ,

Счетчик 14 и накапливающий сумматор 19 обнул ютс  после каждого j-ro периода измер емого сигнала импульса ми, поступающими на их установочные Rg-входы с выхода формировател  3 (фиг. 2б). Тем самым в течение каждого последующего (начина  с т ретьего) периода измер емого сигнала (фиг.2а) обеспечиваетс  последовательное поступление с выхода блока 28 пам ти на второй вход блока 17 вычитани  кодов средних значений фаз Cf, , i ,,., tf ;., измеренных за предыдущие (J-1) периодов сигнала.

На выходе устройства 17 вычитани  формируетс  последовательность кодов (t, -tpj), (cpj-Cfj),..., (cfj.,-cpj) котора  через квадратор 18 поступает на вход накапливающего сумматора 19. При поступлении на первый управл ющий вход накапливающего сумматора 19 импульсов, задержанньо; элементом 26

задержки (фиг. 2д) относительно импульсов с выхода элемента И 8 (фиг.2 на врем  ut ,(где Т - период следовани  счетных импульсов (фиг.2в определ емое процессом получени  по- слёдовательности кодов ( ц, - Cfj ) , ((г - j),..., (Cfj-, -q-j) на выходе квадратора 18, накапливающий сумматор 19 формирует сумму этих кодов , котора  при поступлении на второй его управл ющий вход импульса с выхода элемента И 9 (фиг. 2ж) передаетс  на вход делител  20.

Импульсы формируютс  на вькоде элемента И 9 при поступлении на его пр мой вход импульсов с выхода элемента 26 задержки (фиг. 2д), а на инверсный вход - импульсов с выхода компаратора 25 (фиг. 2е).

На второй вход делител  20 с выхода счетчика 13 подаетс  цифровой код, соответствующий ко|1ичеству j периодов измер емого сигнала (фиг.2а в KOTOpiaix произведено измерение фазы

Блок 21 извлечени  квадратного корн  формирует цифровой код средне- квадратического отклон1ени  ( , среднего значени  фазы (fj... Цифровой код G. , поступа  на первый вход ксгмпаратора 22, сравниваетс  в нем с кодом заданной погрешности измерени  U , поданной на второй вход компаратора 22 с шины 23 записи. При выполнении услови  (jh. U компаратор 22 формирует отрицательный перепад (фиг. 2з), который поступает на клемму 43 измерительного временного интервала и на вторые входы элементов И 6 и 7, а также на управл ющий вход регистра 27. При этом прекращаетс  дальнейший процесс измерени  и обеспечиваетс  вывод среднего значени  фазы сигнала с регистра 27 на вход устройства. Фазометры позвол ют по сравнению с прототипом обеспечить заданную точность измерени  разности фаз путем накапливани  информации о флюктуирующей фазе сигнала с проверкой этой информации на достоверность в процессе измерений. Этим достигаетс  возможность получени  оптимального времени измерени  разности фаз сигналов в зависимости от интенсивности фазовых флюктуации и заданной погрешности измерени .

Проверка на достоверность информации о флюктуирующей фазе сигнала

в процессе измерени  позвол ет повысить оперативность измерений.

Claims (1)

1. Формула изобретени 

   Цифровой фазометр по авт. св. № 1I12309, отличающийс  тем, что, с целью повьшени  быстродействи  полученных достоверных ре- зультатов измерени  разности фаз при ее флюктуаци х, в него введены блок преобразовани  частоты, первый и второй выходы которого подключены соответственно к входам первого и второго формирователей, последовательно соединенные третий формирователь и первый счетчик, причем вход третьего формировател  подключен к входу второго формировател , после- довательно соединенные первый делитель , первый регистр, блок вычитани  квадратор, накапливающий сумматор, второй делитель, блок извлечени  квадратного корн  и первый компара- тор, второй вход которого подключен к шине записи, а выход соединен с клеммой измерительного временного интервала , последовательно соединенные блок дополнени  кода, второй компа- ратор, третий элемент И, элемент задержки , выход которого соединен с первым управл ющим входом накапливающего сумматора, а также четвертый элемент И, выходом подключенный к второму управл ющему входу накапливающего сумматора, пр мым входом - к выходу элемента задержки, а инверсным входом - к выходу второго компаратора, второй счетчик, второй регистр и блок пам ти, входы которого соединены с выходами Первого делтел , первыми входами подключенного к выходам реверсивного счетчика , а вторыми - к выходам первого счетчик вторым входам второго делител , второго компаратора и адресным входам записи блока пам ти, адресные входы считывани  которогЬ соединены.с выходами второго счетчика и входами блока дополнени  кода, а выходы блока пам ти соединены с вторыми входами блока йычитани , при этом второй вход третьего элемента И подключен к клемме генератора счетных импульсов , а выход - к счетному входу второго счетчика, установочный вход которого соединен с выходом третьего формировател , управл ющим входом первого регистра и установочным входом накапливающего сумматора, причем входы второго регистра соединены с выходами первого регистра, управл ющий вход второго регистра подключен к выходу первого компаратора, а выход второго регистра соединен с выходами шины цифрового фазометра, перва  и втора  входные клеммы которого соединены соответственно с первым и вторьгм входами блока преобразовани  частоты.

   а о.

   .а

   ff и.

   S

   и е и

   д а

   е

   а

   ж. и

   I I /

   /г-у

   л--/

   п

   us. Z

   I I /

   /г-у

   л--/

   п