SU1416940A1 - Linear interpolator - Google Patents
Linear interpolator Download PDFInfo
- Publication number
- SU1416940A1 SU1416940A1 SU864147548A SU4147548A SU1416940A1 SU 1416940 A1 SU1416940 A1 SU 1416940A1 SU 864147548 A SU864147548 A SU 864147548A SU 4147548 A SU4147548 A SU 4147548A SU 1416940 A1 SU1416940 A1 SU 1416940A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- interpolator
- inputs
- outputs
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл графического построени отрезков пр мых с положительными приращени ми. При этом повышаетс быстродействие интерпол тора за счет уменьшени коэффициентов делени делителей 4, 5 частоты в число раз, равное наибольшему общему делителю заданных приращений йХ и ДУ. Интерпол тор содержит блок 2 пуска-останова , генератор 3 импульсов, счетчики 6, 7, триггер 8, элементы И 9 - 11, блок 1 нормализации, 1 ил.The invention relates to automation and computing and can be used to graphically construct straight-line segments with positive increments. This increases the speed of the interpolator by decreasing the division factors of the 4, 5 frequency dividers by a number of times equal to the greatest common divisor of the specified increments iX and DU. The interpolator contains a block 2 start-stop, a generator of 3 pulses, counters 6, 7, trigger 8, elements I 9-11, block 1 normalization, 1 mud.
Description
Изобретение относитс к автоматике и вычислительной технике и может быть использовано в графических терминальных устройствах дл построени отрезков пр мых с приращени ми йХ О и uY 0.The invention relates to automation and computing and can be used in graphic terminal devices for building straight line segments in increments of x 0 and u y 0.
Цель изобретени - повышение быст- родействи интерпол тора. The purpose of the invention is to increase the speed of the interpolator.
На чертеже приведена функциональ- на схема линейного интерпол тора.The drawing shows a functional diagram of a linear interpolator.
Линейный интерпол тор содержит блок 1 нормализации, блок 2 пуска- останова, генератор 3 импульсов, де- ители 4, 5 частоты, счетчики 6, 7, триггер 8, элементы И 9 - 11.The linear interpolator contains a block 1 normalization, a block 2 start-stop, a generator of 3 pulses, dividers 4, 5 frequencies, counters 6, 7, trigger 8, and elements 9 - 11.
Блок 1 нормализации, осуществл ющий нормализацию двоичных кодов приращений ДХ, iY путем одновременного сдвига этих кодов вправо до тех пор, пока хот бы один младший разр д не будет единичным, может быть реализован , например, на сдвиговых регистрах 12, 13, к выходам младших разр - дов которых подключены входы элемента ИЛИ 14, выход которого через элеент НЕ 15 подключен к входам элемента 2 И-ИЛИ 16 и к выходу признака готовности блока 1 нормализации, выход элемента 2И-ИЛИ 16 через элемент 17 задержки подключен к одному из входов элемента 2И-ИЛИ 16 и к входам . управлени сдвигом регистров 12, 13, ругой вход элемента 2И-ИЛИ 16 через элемент 18 задержки подключен к входам записи регистров 12, 13 и к вхоу занесени данных блока 1 нормали- зации.Normalization unit 1, which normalizes the binary increment codes DH, iY by simultaneously shifting these codes to the right until at least one low-order bit is single, can be implemented, for example, on the shift registers 12, 13, to the low-end outputs the bits of which are connected to the inputs of the element OR 14, the output of which through the element NOT 15 is connected to the inputs of the element 2 AND-OR 16 and to the output of the readiness sign of the normalization unit 1, the output of the element 2И-OR 16 through the element 17 delay connected to one of the inputs of the element 2I-or 16 and k in moves. controlling the shift of registers 12, 13, the other input of element 2I-OR 16 through delay element 18 is connected to the inputs of the record of registers 12, 13 and to the input of data of the normalization unit 1.
Блок 2, осуществл ющий управление генератором 3 импульсов, может быть реализован, например, на счетчиках 19, 20 и элементе 21.Unit 2 controlling the pulse generator 3 can be implemented, for example, on counters 19, 20 and element 21.
Делитель 4 частоты может быть выполнен , например, на мультиплексоре 22, схеме 23 сравнени и счетчике 24 аналогично делитель 5 - на мультиплексоре 25, схеме 26 сравнени и счетчике 27. The frequency divider 4 can be performed, for example, on a multiplexer 22, a comparison circuit 23 and a counter 24 in a similar manner as a divider 5 on a multiplexer 25, a comparison circuit 26 and a counter 27.
Интерпол тор работает следующим образом.The interpolator works as follows.
Перед началом интерпол ции счетчики 24, 27 делителей частоты 4, 5, счетчики 19,20 блока 2 установлены в нулевое состо ние, а на входах задани приращений выставлены двоичные кодыйХ 0, . Импульс, приход щий на вход запуска Z интерпол тора , устанавливает в нулевое состо ние счетчики 6, 7, триггер 8 и произ0Before the start of interpolation, counters 24, 27 of the frequency dividers 4, 5, counters 19,20 of block 2 are set to the zero state, and the binary codes X 0, are set at the inputs of the increment setting. The impulse arriving at the input of the Z interpolator trigger sets to zero the counters 6, 7, the trigger 8 and the output 0
5five
00
5five
00
5five
00
5five
00
5five
водит запись информации в сдвигов1)1е регистры 12, 13 блока 1. Если младшие разр ды iX и uY нулевые, то единичный потенциал с вьосода элемента НЕ 15 разрешает прохождение импульса запуска интерпол тора, задержанного на элементе 18 задержки, через элемент 2И-Ш1И 16 на входы управлени сдвигом регистров 12, 13. Информаци сдвигаетс на один разр д вправо. Если вновь младщие разр ды регистров 12, 13 нулевые, то импульс с выхода элемента 2И-ИЛИ 16, задержанный на элементе 17 задержки, вновь поступает на входы управлени сдвигом регистров 12, 13. Информаци сдвигаетс еше на один разр д вправо. Это продолжаетс , пока по крайней мере один из младших разр дов регистров 12, 13 не.будет единичным. В этом случае на выходе элемента ИЖ 14 устанавливаетс единичный потенциал, а на выходе элемента НЕ 15 - нулевой, который запрещает прохождение импульсов через элемент 2И-ИЛИ 16. Таким образом, осуществл етс преобразование кодов приращений 6Х, fiY в нормализованные коды ЛХ , uY путем делени кодов ЛХ, Y на наибольший общий делитель К (, кратный степени 2: К, 2, что приводит к повьщ1ению быстродействи интерпол тора на начальном этапе, Из;ченение состо ни выхода элемента ИЛИ 14 из О в 1, поступающее на входы записи информации счетчиков 19, 20 блока 2, заносит кодыЛХ, uY в счетчики 19, 20, что приводит к по влению единичного потенциала на выходе элемента И-НЕ 21, которьм запускает генератор 3 импульсов. Импульсы с выхода генератора 3 поступают на тактовые входы делителей частоты 4, 5, при этом единичный потенциал с инверсного выхода триггера 8, посту- 1паюм;ий на управл ющие входы мультиплексоров 22, 25, разрешает прохождение на входы схем сравнени 23, 26 кодов ЛХ , UY с выходов блока 1 . При совпадении кодов йХ или uY с кодами на выходах счетчиков 24 или 27 на выходе схемы 23 или 26 сравнени по вл етс импульс, который устанавливает соответствующий счетчик в нулевое состо ние и поступает на выход соответствующего делител часто- ты. Таким образом, на первом этапе на выходы X, Y интерпол тора поступают импульсы с частотами f/uY и f/fiX ,leads to the recording of information in shifts1) 1st registers 12, 13 of block 1. If the lower bits iX and uY are zero, then the unit potential from the output of the NOT 15 element allows the passage of an interpolator trigger delayed on delay element 18 through element 2I-Ш1И 16 to the shift control inputs 12, 13. The information is shifted one bit to the right. If the newly lower bits of the registers 12, 13 are zero, then the pulse from the output of element 2I-OR 16, which is delayed by the delay element 17, is again fed to the inputs of the register shift control 12, 13. The information is shifted more by one bit to the right. This continues until at least one of the low-order bits of registers 12, 13 is non-single. In this case, the output potential of the IL 14 element is set to a single potential, and the output of the NOT 15 element is zero, which prohibits the passage of pulses through the 2I-OR 16 element. Thus, the conversion codes for the 6X increments, fiY, to the normalized LH codes, uY dividing the LH, Y codes by the greatest common divisor K (, a multiple of degree 2: K, 2, which leads to an increase in the interpolator's speed at the initial stage, From; the output state of the element OR 14 from O to 1, coming to the information recording inputs counters 19, 20 block 2, zan Osit codes LH, uY in counters 19, 20, which leads to the appearance of a single potential at the output of the NE 21 unit, which triggers the pulse generator 3. The pulses from the generator 3 output go to the clock inputs of the frequency dividers 4, 5, and the potential from the inverse trigger output 8, connected to the control inputs of the multiplexers 22, 25, allows the LH and UY codes to pass to the inputs of the comparison circuits 23, 26 from the outputs of block 1. When the codes yX or uY coincide with the codes at the outputs of the counters 24 or 27 at the output of the comparison circuit 23 or 26, a pulse appears that sets the corresponding counter to the zero state and arrives at the output of the corresponding frequency divider. Thus, at the first stage, pulses with frequencies f / uY and f / fiX arrive at the outputs X, Y of the interpolator;
10ten
где f - частота следовани импульсов с генератора 3.where f is the pulse frequency from generator 3.
Единичный потенциал с инверсного выхода триггера 8 разрешает прохождение импульсов с выходов делителей 4, 5 частоты через элементы И 9, 10 на счетные входы счетчиков 6, 7, которые осуществл ют подсчет импульсов с делителей частоты 4, 5. Если коды ЛХ и uY имеют наибольший общш делитель Kj,, то п-й импульс с выхода делител 5 частоты и т-й импульс .с выхода делител 4 частоты совпадут по времени, где п ЛХ /К„, m „. , . При этом на выходе элемента И 11 формируетс импульс, устанавливающий триггер 8 в единичное состо ние. Нулевой потенциал с инверсного выхода триггера 8 запрещает дальнейшее прохождение импульсов с выходов делителей 4, 5 частоты через элементы И 9, 10 на счетные входы счетчиков 6, 7 и разрешает прохождение на входы схем 23, 26 сравнени кодов с выходов счетчиков 6, 7 через мультиплексоры 22, 25, Таким образом, теперь частоты следовани импульсов, поступающих на выходные шины X, Y интерпол тора , равны и f Kj/uX , т.е. OQ быстродействие интерпол тора на втором этапе возрастает в Kj раз.A single potential from the inverse output of the trigger 8 permits the passage of pulses from the outputs of dividers 4, 5 frequencies through elements 9, 10 to the counting inputs of counters 6, 7, which carry out the counting of pulses from frequency dividers 4, 5. If the LH and uY codes have the greatest common divider Kj ,, then the nth pulse from the output of the 5 frequency divider and the mth pulse. From the output of the divider 4 frequencies will coincide in time, where n LH / K ", m". , At the same time, at the output of the element 11, an impulse is formed that sets the trigger 8 into one state. The zero potential from the inverse output of the trigger 8 prohibits further passage of the pulses from the outputs of dividers 4, 5 frequencies through the elements 9, 10 to the counting inputs of counters 6, 7 and allows passage to the inputs of circuits 23, 26 comparing codes from the outputs of counters 6, 7 through multiplexers 22, 25, Thus, now the pulse frequency arriving at the output bus X, Y of the interpolator is equal to f Kj / uX, i.e. The OQ speed of the interpolator at the second stage increases Kj times.
Импульсы с выходов приращений интерпол тора поступают на счетные входы счетчиков 19, 20 блока 1, работас входом запуска генератора импульсов , выход которого соединен с тактовыми входами первого и второго делителей частоты, выход триггера соединен с первыми входами первого и второго элементов И, вторые входы которых соединены с выходами первого и второго делителей частоты соответственно , выход первого делител частоты соединен с первым входом третьего . элемента И, выход которого соединен с входом установки триггера, вход сброса которого соединен с входом за- &Y/K,j. 5 пуска интерпол тора, выходы приращеThe pulses from the outputs of the interpolator increments arrive at the counting inputs of counters 19, 20 of block 1, working with the start input of the pulse generator, the output of which is connected to the clock inputs of the first and second frequency dividers, the trigger output is connected to the first inputs of the first and second elements And, the second inputs of which connected to the outputs of the first and second frequency dividers, respectively, the output of the first frequency divider is connected to the first input of the third. element And, the output of which is connected to the input of the trigger installation, the reset input of which is connected to the input of & Y / K, j. 5 interpolator starts, incremental outputs
2020
2525
НИИ первой и второй координат которого подключены к первому и второму входам признаков срабатывани блока пуска-останова, отличающий- с тем, что, с целью повышени быстродействи , в него введены два счетчика и блок нормализации, первый и второй информационные входы которого соединены с первым и вторым вхо- дами задани приращений первой и второй координат соответственно, выходы первого и второго нормализованных чисел блока нормализации соединены с первыми входами установки коэффициента делени первого и второго делителей частоты соответственно, вторые входы установки коэффициента делени соединены с выходами первого и второго счетчиков соответственно, счетные входы которых соединены с выходамиThe scientific research institutes of the first and second coordinates of which are connected to the first and second inputs of the signs of the operation of the start-up block, differing in that, in order to improve speed, two counters and a normalization block are entered into it, the first and second information inputs of which are connected to the first and the second inputs of setting the increments of the first and second coordinates, respectively, the outputs of the first and second normalized normalization block numbers are connected to the first inputs of setting the division factor of the first and second frequency dividers with responsibly, the second inputs of the division ratio connected to the outputs of the first and second counters respectively counting inputs of which are connected to the outputs
ющих на вычитание. При обнулении счет- - второго и первого элементов И соот10subtraction. When resetting the score - - the second and first elements And respectively 10
OQ Oq
5 five
НИИ первой и второй координат которого подключены к первому и второму входам признаков срабатывани блока пуска-останова, отличающий- с тем, что, с целью повышени быстродействи , в него введены два счетчика и блок нормализации, первый и второй информационные входы которого соединены с первым и вторым вхо- дами задани приращений первой и второй координат соответственно, выходы первого и второго нормализованных чисел блока нормализации соединены с первыми входами установки коэффициента делени первого и второго делителей частоты соответственно, вторые входы установки коэффициента делени соединены с выходами первого и второго счетчиков соответственно, счетные входы которых соединены с выходамиThe scientific research institutes of the first and second coordinates of which are connected to the first and second inputs of the signs of the operation of the start-up block, differing in that, in order to improve speed, two counters and a normalization block are entered into it, the first and second information inputs of which are connected to the first and the second inputs of setting the increments of the first and second coordinates, respectively, the outputs of the first and second normalized normalization block numbers are connected to the first inputs of setting the division factor of the first and second frequency dividers with responsibly, the second inputs of the division ratio connected to the outputs of the first and second counters respectively counting inputs of which are connected to the outputs
второго и первого элементов И соотthe second and first elements AND
чиков 19, 20 на выходе элемента И-НЕ 21 формируетс нулевой потенциал, который останавливает работу генератора 3 импульсов. На этом интерпол ци завершаетс .Chips 19, 20 at the output of the NAND 21 element, a zero potential is formed, which stops the operation of the generator of 3 pulses. This interpol completes.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864147548A SU1416940A1 (en) | 1986-11-17 | 1986-11-17 | Linear interpolator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864147548A SU1416940A1 (en) | 1986-11-17 | 1986-11-17 | Linear interpolator |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1416940A1 true SU1416940A1 (en) | 1988-08-15 |
Family
ID=21267651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864147548A SU1416940A1 (en) | 1986-11-17 | 1986-11-17 | Linear interpolator |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1416940A1 (en) |
-
1986
- 1986-11-17 SU SU864147548A patent/SU1416940A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 637788, кп. G 05 В 19/18, 1976. Авторское свидетельство СССР № 1249537, кп. G 06 F 15/353, 1984. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3296426A (en) | Computing device | |
SU1416940A1 (en) | Linear interpolator | |
US4387341A (en) | Multi-purpose retimer driver | |
SU1229754A1 (en) | Arithmetic unit | |
RU2037958C1 (en) | Frequency divider | |
SU1488825A1 (en) | Unit for exhaustive search of combinations | |
SU1702396A1 (en) | Pulse distributor | |
SU976438A1 (en) | Device for determination of character line length | |
SU743199A1 (en) | Pulse distributor | |
SU1168928A1 (en) | Device for multiplying numbers by constant coefficient | |
SU1413622A1 (en) | Number sorting device | |
SU738177A1 (en) | Circular register counter | |
SU1367153A1 (en) | Frequency divider with fractional countdown ratio | |
SU1013942A1 (en) | Bcd to binary code converter | |
SU1124319A1 (en) | Device for generating all possible combinations,arrangements and permutations | |
SU1488826A1 (en) | Unit for exhaustive search of combinations | |
SU1674151A1 (en) | Permutation generator | |
SU1171784A1 (en) | Multiplier | |
SU1506525A1 (en) | Random process generator | |
SU1401474A1 (en) | Device for exhausting combinations,arrangements and permutations | |
SU1591010A1 (en) | Digital integrator | |
SU1411738A1 (en) | Digital function converter | |
SU1499458A1 (en) | Pulse number multiplier | |
SU1539973A1 (en) | Pulse sequecne shaper | |
SU1182523A1 (en) | Parallel signature analyser |