SU1413673A1 - Устройство дл контрол фазовых искажений сигнала воспроизведени - Google Patents

Abstract

Изобретение относитс  к приборостроению и может быть использовано в аппаратуре магнитной записи дл  оценки максимальной фазовой ошибки цифрового сигнала воспроизведени . Дл  этого блоком 14 пам ти запоминают все текущие значени  фазовой ошибки , формируемые регистром 12, с последующей индикацией блоком 15. Начало развертки, т.е. поочередного формировани  импульсов на выходах регистра 11, св занных с регистром 12, сдвинуто с помощью элемента 5 задержки относительно выходных информационных импульсов селектора 2 фронтов воспроизводимых импульсов устройства на величину, при которой середина развертки совпадает с номинальным положением во времени следующего тактового перепада сигнала воспроизведени , а длительность развертки, задаваемой периодом сигнала делител  7 от генератора 6, устанавливаетс  немного превышающей удвоенное значение максимальной фазовой ошибки. 2 ил. ( С

Description

О5

«35

09

Изобретение относитс  к приборостроению g а именно к технике магнитной записИд и может быть использовано в аппаратуре дл  оценки макси- мальвой фазовой ошибки цифрового сигнала воспроизведени  с носител  магнитной записи.

Целью изобретени   вл етс  обеспечение контрол  максимальной вели- чины фазовых искажений сигнала вое-, произведени «

На фиг о 1 изображена функциональна  схема предлагаемого устройства; на фиГе 2 - временные диаграммы, ил- люстрирующие принцип его работы.

Устройство дл  контрол  фазовых искажений сигнала воспроизведени  (фиг« 1) содержит входную шину 1 сигнала воспроизведени , селектор 2 фронтов, триггер 3, элемент ИЛИ 4, блок 5 задержки, генератор 6 эталон- ной частоты, первый 7 и второй 8 делители частоты, двоичный счетчик 9, дешифратор 10, первый П.и второй 12 регистры, формирователь 13 импульсов , блок 14 элементов пам ти и блок 15 индикации.

Входна  шина 1 соединена с входом селектора 2 фронтов, выход которого соединен с первым$ установочным, в нулевое состо ние твходом триггера 3, с первым входом элемента ИЛИ 4 и с управл ющим входом регистра 12, Вы ход элемента ЖГИ. 4 соединен с входом исходной установки и запуска блока 5 задержки, инверсный выход которого соединен с установочным в нулевое состо ние входом двоичного счетчика 9 и с установочным в нулевое сое- то ние входом делител  7 частоты Выход генератора 6 эталонной частоты соединен с входом опорного сигнала блока 5 задержки, входом делител  7 частоты и входом делител  8 частоты, выход которого соединен с входом формировател  13 импульсов. Выход делител  7 частоты соединен с управл ющим входом регистра П и со счетным входом двоичного счетчика, выходы разр дов которого.соединены с входами дешифратора 10, выходы которого соединены с информационными входами регистра 11 с Выходы регистра 1 1 соединены с информацион- НЫ1-1И входами регистра 12, выходы которого соединены с информационными входами блока 14 элементов пам ти , выходы которого Соединены с

входами блока 15 индикации. Выход формировател  13 импульсов соединен с установочным в нулевое состо ние входом блока 14 элементов пам ти. Последний выход регистра 11 соединен с вторым, тактирующим входом С триггера 3, вьксод которого соединен с вторым входом элемента ИЛИ 4, На третий, информационньй вход D (не показан) триггера 3 посто нно подан высокий уровень напр жени  логической 1.

Устройство работает следующим образом.

Устройство подключаетс  через входную шину к вькодному формирователю цифрового сигнала (диаграмма 1 фиг, 2) аналоговой части контролируемого канала воспроизведени .

На выходе селектора 2 фронтов (диаграмма 2, фиг. 2) формируетс  короткий по длительности информационный импульс в момент каждого перепада уровней цифрового сигнала воспроизведени . Выходной информационный импульс селектора 2 фронтов сбрасывает триггер-3 (диаграмма 5, фиг. 2) в исходное, нулевое состо ние , осуществл ет запись в регистр 12 содержимого регистра 11 и поступает через элемент ИЛИ 4 на сброс в исходное - состо ние и запуск блока 5 задержки, выходной сигнал которого показан на диаграмме 3, фиг. 2. На инверсном выходе блока 5 при это устанавливаетс  высокий уровень напр жени , который устанавливает в нулевое состо ние двоичный счетчик 9 и делитель 7 частоты.

Блок 5 предназначен дл  задержки включени  счетчика 9 и делител  7 после прихода каждого перепада сиг- нала воспроизведени . Дл  точного и стабильного формировани  интервала задержки блок 5 задержки вьшолне по цифровой схеме и, соответственно использует при этом высокочастотный и стабильный по частоте выходной сигнал генератора 6 эталонной частоты .

Через некоторое врем , не превы- шаюшее тактовый интервал сигнала воспроизведени , на выходе блока 5 устанавливаетс  низкий уровень напр жени , который снимает блокировку по установочным входам со счетчика 9 и делител  7 частоты.

Счетчик 9, дешифратор 10 и регистр II образуют распределитель импульсов . За каждый период выходного сигнала делител  7 частоты формируетс  по одному импульсу поочередно на всех 16-ти выходах дешифратора 10 и на всех 16-ти выходах регистра П.

Регистр 11 предназначен дл  зашит работы устройства от импульсов, формируемых на некоторых выходах дешифратора 10 и обусловленных логикой внутренней работы дешифратора 10. Каждым положительным перепадом выходного сигнала делител  7 частоты вначале осуществл етс  запись в регистр I1 выходного состо ни  дешифратора 10, а затем происходит переключение счетчика 9.

Наличие делител  .7 частоты св зано с обеспечением точной прив зки начала работы распределител  импульсов к выходному сигналу блока 5 задержки.

Таким образом, начало развертки, т.е. начало поочередного формировани  импульсов на всех выходах регистра I1 соответствует отрицательному перепаду уровней сигнала на выходе блока 5 задержки. Середина развертки соответствует номинальному местоположению следующего тактового перепада уровней сигнала воспроизведени .

Выходна  информаци  регистра П (высокий уровень напр жени  на каком-то одном выходе и низкий уровень напр жени  на остальных выходах регистра П) поступает на информационные входы регистра 12 и записываетс  в этот регистр в момент поступлени  очередного информационного импульса с выхода селектора 2 фронтов .

Этот очередной информационный импульс селектора 2, вследствие фазовых искажений сигнала воспроизведе- НИН, занимает на временной оси мес- то, отличное от его номинального местоположени . Поэтому сигнал (высокий уровень напр жени ) будет записан в тот разр д регистра 12, который соответствует выходу регистра 11, выходной сигнал которого (высокий уровень напр жени ) совпал во времени с данным информационным импульсов. При этом формируетс  сигнал на соответствующем выходе регистра 12, который переключает соот73

ветствующий элемент пам ти блока 14. Выходной сигнал этого элемента пам ти включает соответствующий светодиод блока 15 индикации. Данный информационный импульс проходит также через элемент ИЛИ 4 и устанавливает в исходное состо ние блок 5 задержки, на выходе которого при

этом устанавливаетс  высокий уровень напр жени , который устанавливает в нулевое состо ние двоичный счетчик 9 и делитель 7 частоты. Блок 5 начинает отсчитывать задержку . После установлени  на его выходе низкого уровн  напр жени  начинаетс  развертка импульсов на выходах регистра 11.

Следующий выходной информационный

импульс селектора 2 фронтов производит запись сигнала в соответствующий разр д регистра 12. Под соответствующим разр дом регистра -1 2 понимаетс  такой его разр д, который св зан

с тем выходом регистра 11, формирование импульса на котором совпадает по времени с данным перепадом сигнала воспроизведени . Сигнал с выхода соответствующего разр да регистра 12 переключает соответствующий элемент пам ти блока 14. Выходной сигнал этого элемента пам ти включает соответствующий светодиод блока 15 индикации. Данный информационный импульс сбрасывает в исходное состо ние блок 5 задержки, после: чего двоичный счетчик 9 и делитель 7 частоты запираютс  на врем  задержки, вырабатьгоаемое блоком 5 в нулевом состо нии.

Таким образом, регистр 12 осуществл ет формирование сигналов текущего значени  фазовых искажений сигнала воспроизведени , а блок 14 элементов пам ти запоминает на опреде- . ленное врем , удобное дл  наблюдени , эти сигналы, т.е. все значени  фазовых искажений, в том числе и максимальную их величину, В результате

блок индицирует все значени  фазовых искажений за определенный промежуток времени и удвоенна  максимальна  величина этих искажений будет определ тьс  прот женностью ciee- т щейс  пачки светодиодов светодиодной щкалы 15.

Максимальна  величина фазовой ошибки вычисл етс  путем умножени  числа светодиодов в свет щейс 

.,пачке на весомость одного светодио- да шкалы Весомость одного светодио- да в светодиодной шкале 15j т,е, длительность импульсов на выхоДах регистра 11, равна длительности периода выходного сигнала делител  7 частоты т.е. периоду переключени  счетчика 9,

Поскольку фазова  ошибка обычно I не превышает от тактового ннтерззала сигнала воспроизведени , то.дл  повышени  точности измерени  {ее, в частности дл  повышени  разре- 1 шающей способности устройства, нача- ло измерени  сдвигаетс  вправо на временной оси от момента поступлени  информационного импульса. При этом на соответствуюшуи величину ; увеличиваетс  частот.а выходного сиг- : нала делител  7 частоты5 чтобы сере- : дина развертки совпадала с номиналь- ньм местоположением следующего пере- : пада сигнала воспроизведени , Контролируемый сигнал воспроизведени  по структуре состоит из : набора интервалов( равных или кратньк тактовому интервалу сигнала вос- : произведени .

Если следуюашй выходной импульс (второй импульс на диаграмме 2, фиг. 3) селектора.2 фронтов поступил tepeз интервал, больший чем тактовый , то после, предыдуще х о инфррма7ДИОННОГО импульса (пе-ргвого на диаграмме 2 фиг 2) развертка импульсов на выходах регистра 11 выполнитс  полностью и импульсом, сформули- руемьи на последнем выходе (диаграмма 4., фиг„ 2) регистра 11, переключитс  в единичное состо ние триггер 3, При зтом выходной сигнал триггера 3 проходит через элемент ИЛИ 4 к запирает.в исходном состо нии блок . 5 задержки, выходкой сигнал которого

при этом запирает в нулевом состо - НИИ двоичный счетчик 9 и делитель 7 частоты.

Блек 14 элементов пам ти периодически сбрасываетс  в нулевое состо ние выходным импульсом формиро П 6736

вател  13, который формирует короткий по длительности импульс в мо-. мент каждого положительного пере- с пада уровней выходного сигнала делител  8 частоты.

Claims (1)

1. Формула изобретени 

   10 Устройство дл  контрол  фазовых искажений сигнала воспроизведени , содержащее генератор эталонной частоты , триггер, блок индикации и последовательно соединенные двоичный

   15 счетчикJ дешифратор и первый регистр , управл ющий вход которого объединен со счетным входом двоичного счетчика, а выходы соединены с информационными входами второго

   20 регистра, управл ющим входом соединенного через селектор фронтов с входной шиной сигнала воспроизведени , отличающе ес  тем, что, с целью обеспечени  контрол 

   25 максимальной величины фазовых искажений сигнала воспроизведени , Б него введены блок элементов пам ти , два делител .частоты, формирователь импульсов, блок задержки

   30 и элемент ИЛИ, блок элементов пам ти включен между выходами второго регистра и входами блока индикации, выход генератора эталонной частоты соединен с одним входом блока задерж25 ки, через первый делитель частоты со счетным входом двоичного счетчика и входом первого регистра, а через последовательно соединенные второй делитель частоты и формирователь

   40 импульсов - с установочным входом блока элементов пам ти, выход блока задержки соединен с установочными входами двоичного счетчика и первого делител  частоты, выход селектора

   с фронтов соединен с одним входом триггера и через элемент ИЛИ с другим входом блока задержки, один выход первого регистра соединен с другим входом триггера, выход которого

   ,. подключен к второму входу элемента ИЛИ.

   Фиг. 2