SU1410275A1 - Интегрирующий преобразователь напр жени в код - Google Patents

Abstract

Изобретение относитс  к области электроизмерительной техники и может быть использовано дл  создани  высокоточных вольтметров посто нного тока . Цель изобретени  - повышение точности . Поставленна  цель достигаетс  тем, что в известный интегрирующий преобразователь напр жени  в код введены шестой, седьмой, восьмой, дев тый и дес тый ключи, первый и второй повторители напр жени , первый и второй операционные усилители, пер- вьй и второй резисторы, делитель напр жени , конденсатор, источник жительного образцового тока, причем четвертый и п тый входы суммирующего интегратора соединены соответственно со входом и выходом шестого ключа, выход первого ключа через первый повторитель напр жени  и последовательно соединенные первый и второй резисторы св зан с первым входом суммирующего интегратора. Инвертирующий вход и выход первого операционного усилител  подключены соответственно к общей точке первого и второго резисторов и точке соединени  второго резистора и первого входа суммирующего интегратора, выход первого ключа св зан через седьмой ключ с неинвертирующим входом первого операционного усилител  и входом восьмого ключа, выход которого соединен с общей шиной, Неинвертирующий и инвертирующий входы второго операционного усилител  подключены к выходу суммирующего интегратора и выходу делител  напр жени  : соответственно, а выход второго операционного усилител  через дев тый ключ св зан с входом второго повторител  напр жени , первой обкладкой конденсатора, входом дес того ключа, выходом источника положительного обг разцового тока и первым входом третьего сравнивающего устройства, выход дес того ключа и втора  обкладка конденсатора соединены с общей шиной, дес тьй выход устройства управлени , подключен к объединенным входам стро- бировани  первого и второго сравнивающих устройств. Выходы устройства управлени  с одиннадцатого по шестнадцатый св заны с вторьм информационным входом преобразовател  интервалов времени в код и входами управлени  шестого, седьмого, восьмого , дев того и дес того ключей соответственно . 2 з.п. ф-лы, 7 ил. (Л ND СД

Description

10

20

25

11410275

Изобретение относитс  к электроизмерительной технике и может быть использовано дл  создани  высокоточных вольтметров посто нного тока. j Целью изобретени   вл етс  повышение точности преобразовани . I На фиг. 1 приведена структурна  схема преобразовател ; на фиг. 2 - функциональна  схема одного из возможных вариантов реализации блока управлени ; на фиг. 3 - временна  диаграмма его работы; на фиг. 4 - функциональна  схема блока преобразовани  интервалов времени в код; на 15 |)иг. 5 - временна  диаграмма его работы; на фиг. 6 - временна  диаграм- 4а работы всего устройства; на |)иг. 7 - весова  функци .

Преобразователь (фиг.1) содержит люч 1, суммирующий интегратор 2, ключ 3, источник 4 положительного опорного напр жени , ключи 5 и 6 не гочник 7 отрицательного опорного напр жени , блоки сравнени  9-11, Злок 12 управлени , источник 13 полоительного порогового напр жени , легочник 14 отрицательного порогового напр жени , блок 15 преобразовани  интервалов времени в код, ключ 16, ловторитель напр жени  17, токоогра- :шчивающие элементы (резисторы) 18 19, операционный усилитель 20, СЛЮЧИ 21 и 22, операционный усилитель 23, делитель напр жени  24, СЛЮЧ 25, повторитель напр жени  26, иакопительньй элемент (конденсатор) 27, ключ 28, источник 29 положительного образцового тока. I Функциональна  схема блока 12 правлени  приведена на фиг. 2 и со- |1ержит делитель 30 частоты, двоично- )1ес тичный счетчик 31 , конденсатор $2, мультиплексоры 33 и 34, элемен- ИЛИ 35 и 36, элементы И 37 и 38, Триггер 39, конденсатор 40, тригге- ы 41-43, конденсатор 44, элемент |1СЮ1ЮЧАЮи1ЕЕ ИЛИ 45, элемент задержки 46, триггер 47, элемент И 48.

Функциональна  схема блока 15 пре- браз-овани  интервалов времени в код |1риведена на фиг. 4 и содержит гене- |)атор 49 импульсов опорной частоты, Элементы И 50-53, реверсивные счет- Йики 54 и 55, элементы И 56 и 57, |1араллельные регистры 58 и 59.

Устройство осуществл ет преобра- $ование конвейерньм способом за два равных и фиксированных по длительно30

40

45

50

55

с н п н

м

п п в

п ны и т и н н н с и п ж

н

и к с , р к т з ж м н дд ж о с т вы д ч

о п г т

сти цикла Тц Тц . /Алгоритм функционировани  усфройства основан на использовании одновременного интегрировани  входного и опорных напр жений за фиксированный интервал времени Т

01

Отрицательное опорное на0

0

5

5

0

0

5

0

5

пр жение - Ug в течение времени Т посто нно присутствует на третьем входе суммирующего интегратора 2.

Подключение и отключение +Uo2 происходит в вомент достижени  выходным напр жением Ug(t) суммирующего интегратора 2 пороговых уровней и -и f соответственно. В результате на шестом выходе блока 12 управлени  формируютс  временные интервалы /зт . (фиг.6), По окончании интервала времени Т входное напр жение U и отрицательное опорное напр жение -Ug, о.тключаютс  от соответствующих входов.суммирукщего интегратора 2 к интегрируетс  только положительное опорное напр жение UQJ до момента равенства значений напр жен™ 54) Jn-i В результате форм-фуетс  интервал времени «ЗТ.

Далее происходит уточнение значени  входного напр жени  U.

В момент времени 1; во втором

измерительном тракте ключ 25 замыкаетс , а ключ 28 размыкаетс , вследствие чего выходное напр жение интегратора 2 усиливаетс  с помощью опе- рационного усилител  23 в Кд раз (К.- коэффициент делени  делител  24 напр жени ) и запоминаетс  на конденсаторе 27. Далее в момент времени t замыкаетс  ключ 16 и выходное напр жение Uj5() суммирующего интегратора 2 уменьйГаетс  до нул . Интервал времени ид , соответствующий значению напр жени  Uc формируетс  на одинна- ддатом выходе блока 12 управлени  в результате списывани  этого напр жени  до 1гулевого значени  током .+ IQ от источнирса 29 положительного образцового тока (ключи 25,28 разомкнуты). Фиксаци  нулевого уровн  осуществл ет с  сравнивающим устройством 11. Повторитель 26 напр жени , обладающий высокт-1 входным сопротивлением, предотвращает разр д конденсатора 27 через делитель 24 напр жени .

Работа устройства во втором цикле отличаетс  только противоположной пол рностью напр жени  U,, подаваемо-, го на пер/зый вход cyм глpyющeгo интегратора 2. Измененр е пол рности

Ux осуществл етс  с помощью реверсивного переключател  (фиг.1), содержащего ключи 21 и 22, повторитель напр жени  17, операционный усилитель 20, резисторы 18 и 19. Операционный усилитель 20 и резисторы 18 и 19, имеющие одинаковые значени  сопротивлений, образуют инвертирующий усилитель с единичным козффици- ентом усилени . Повторитель 17 напр жени  обеспечивает высокое входное сопротивление устройства. Дл  инверсии знака Uj необходимо ключ 21 разомкнуть, а ключ 22 замкнуть. При замкнутом состо нии ключа 21 и разомкнутом состо нии ключа 22 знак Ujf сохран етс . Переключение пол рности входного напр жени  позвол ет практически без потери информации об измер емой величине реализовать дл  собственных шумов аналоговой части преобразовател  весовую функцию (фиг.9), применение которой дает возможность исключить вли ние напр жени  смещени  и его дрейфа на точность преобразовани . Цифровой эквивалент N напр жени  Uy можно получить путем преобразовани  информативных интервалов времени 4Т ., dTl ,JT,/jT2,/3e 1,4Й (см.временные диаграммы) в соответствующие коды N . , N|, Np Nj, Ng, Ng и последующего алгебраического суммировани  этих кодов в блоке преобразовани  15 интервалов времени в код:

,г IN IN .H-N .J-N ,H-j (Ng-N) , где j - коэффициент уЧитывакиций количество уточн емых с помощью второго измерительного тракта разр дов выходного кода.

Поскольку результат преобразовани  определ етс  суммой непримыкающих временных интервалов, то дл  исключени  накоплени  погрешности квантовани  необходимо синхронизировать начало и конец каждого интервала (в нашем случае кроме /16 и д б опорной частотой fp. В преобразователе подобна  синхронизаци  осуществл етс  путем подачи импульсов соответствующей частоты на входы стробировани  сравнивающих устройств 9 и 10.

Рассмотрим работу блока 12 управлени  в соответствии с временными

10

15

20

25

30

35

40

45

50

той мультиплексора 33 и ЗА, на информационные входы этих мультиплексоров уровни логического нул  и логической единицы поданы таким образом, что на их пр мых выходах воспроизвод тс  импульсные последовательности с периодом , равным длительности цикла измерени  Ту и длительностью импульса равной: дл  мультиплексора 33 - длительности временного интервала TQ,, дл  второго мультиплексора -длительности временного интервала Т, (фиг.2 и фиг.З). Сигнал с пр мого выхода мультиплексора 33 используетс  дл  управлени  работой ключей 1 и 6, а с инверсного выхода - дл  управлени  работой ключа 8. Импульсна  последовательность с инверсного выхода второго мильтиплексора 34 управл ет 1 работой ключа 16.

Управл ющий сигнал дл  ключа 3 и информативные интервалы времени дТ,- поступают с пр мого выхода первого 1К-триггера 41, а с его инверсного выхода управл етс  ключ 5, причем по 1-входу триггер 41 реагирует на передние фронты в импульсных последовательност х А и 1, а по К - входу- на передние фронты в последовательности Д (фиг.З). Сигнал управлени  ключом 22 получаетс  при совпадении сигналов А 2 и К с последующей инверсией . Ключ 21 управл етс  импульсной последовательностью,  вл ющейс  результатом логического сложени  сигналов А и K-j. Управление ключами .5 и 28 осуществл етс  с пр мых выходов 1К-триггеров 47 и 42 соответственно , а результат совпадени  сигналов с инверсных выходов триггеров 47 и 42 представл ет собой информативные интервалы времени . Переключение по 1-входу 1К-триггера 47 и по К-входу 1К-триггера 42 происходит либо передним фронтом сигнала , с выхода сравнивающего устройства 10, либо передним фронтом последовательности А2 (фиг. 3). IK-триггер 47 по К-входу реагирует на передние фронты импульсов с инверсного выхода мультиплексора 34. 1К-триггер 42 по 1-входу реагирует на передний фронт сигнала с выхода сравнивающего устройства 11, Сигналы на первый и второй

диаграммами, приведенными на фиг. 3. управл ющие входы блока преобразоватеИмпульсы с выхода делител  30 часто- . ты поступают на вход двоично-дес тичного счетчика 31, управл ющего рабол  15 интервалов времени в код поступают соответственно .с пр мого и инверсного выходов триггера 43, на Т-вход

5

0

5

0

5

0

5

0

той мультиплексора 33 и ЗА, на информационные входы этих мультиплексоров уровни логического нул  и логической единицы поданы таким образом, что на их пр мых выходах воспроизвод тс  импульсные последовательности с периодом , равным длительности цикла измерени  Ту и длительностью импульса равной: дл  мультиплексора 33 - длительности временного интервала TQ,, дл  второго мультиплексора -длительности временного интервала Т, (фиг.2 и фиг.З). Сигнал с пр мого выхода мультиплексора 33 используетс  дл  управлени  работой ключей 1 и 6, а с инверсного выхода - дл  управлени  работой ключа 8. Импульсна  последовательность с инверсного выхода второго мильтиплексора 34 управл ет 1 работой ключа 16.

Управл ющий сигнал дл  ключа 3 и информативные интервалы времени дТ,- поступают с пр мого выхода первого 1К-триггера 41, а с его инверсного выхода управл етс  ключ 5, причем по 1-входу триггер 41 реагирует на передние фронты в импульсных последовательност х А и 1, а по К - входу- на передние фронты в последовательности Д (фиг.З). Сигнал управлени  ключом 22 получаетс  при совпадении сигналов А 2 и К с последующей инверсией . Ключ 21 управл етс  импульсной последовательностью,  вл ющейс  результатом логического сложени  сигналов А и K-j. Управление ключами .5 и 28 осуществл етс  с пр мых выходов 1К-триггеров 47 и 42 соответственно , а результат совпадени  сигналов с инверсных выходов триггеров 47 и 42 представл ет собой информативные интервалы времени . Переключение по 1-входу 1К-триггера 47 и по К-входу 1К-триггера 42 происходит либо передним фронтом сигнала , с выхода сравнивающего устройства 10, либо передним фронтом последовательности А2 (фиг. 3). IK-триггер 47 по К-входу реагирует на передние фронты импульсов с инверсного выхода мультиплексора 34. 1К-триггер 42 по 1-входу реагирует на передний фронт сигнала с выхода сравнивающего устройства 11, Сигналы на первый и второй

управл ющие входы блока преобразовател  15 интервалов времени в код поступают соответственно .с пр мого и инверсного выходов триггера 43, на Т-вход

которого подана последовательность Bg с инверсного выхода мультиплексора 34. Импульсы Сброс формируютс  на выходе элемента А5 ИСКЛЮЧАЮЩЕЕ ИЛИ при каждом изменении логического уровн  на пр мом выходе триггера 43, С помощью конденсаторов 40, 42, 44 на пр мых выходах триггеров 39, 43 и на кодовых выходах двоично-дес тичного счетчика 31 в момент подачи питани  устанавливаетс  уровень логического нул , что обеспечивает требуемую логику работы блока 12 управлени  в установившемс  режиме.

Рассмотрим работу блока 15 в соответствии с временными диаграммами, приведенными на фиг. 7. Блок преобразовани  15 интервалов времени в код содержит два аналогичных тракта,, используемых дл  получени  соответственно старших и младших разр дов выходного кода. Оценка старших разр дов происходит следующим образом.

Импульсы опорной частоты fp поступают на вход Пр мой счет первого реверсивного счетчика 54 при совпадении сигналов (по уровню логической единицы) на втором и третьем входах элемента U 50, на вход Обратный счет при совпадении сигналов на втором и третьем входах элементов U 51. Передним фронтом импульса, по вл юсравнени  соединен с общей шиной, вторые входы первого и второго бло I25 ков сравнени  соединены с выходом источника положительного пороговог напр жени  и выходом источника отр . цательного порогового напр жени  с ответственно, выходы блока управл 30 с первого по дев тый соединены,со ветственно, с управл ющими входам первого, второго, третьего, четвер того, п то.го ключей и первым инфор мационным входом, входом Сброс,

щегос  на выходе элемента U 57, в

результате совпадени  сигналов на его 35 и вторым управл ющими входами

входах информаци  с выхода первого

реверсивного счетчика 54 записываетблока преобразовани  интервалов мени в код, первые выходы которог

 вл ютс  выходной шиной а второй выход соединен с четвертым входом 40 блока управлени , отличающ с   тем, что, с целью повышени  точности, в него введены шестой, седьмой, восьмой, дев тый и дес ты ключи, первый и второй повторители

с  в первьй регистр 58, после чего счетчик 54 вершиной этого же импульса устанавливаетс  в ноль (фиг. 4 и фиг. 5). Процесс обновлени  информа ции на выходе регистра 58 происходит с периодом, равным двум циклам измерени . Оценка младших разр дов выход 75

Формула

изобретени 

Claims (3)

1. Интегрирующий преобразователь напр жени  в код, содержащий первый ключ, информационньй вход которого  вл етс  входной шиной, суммирующий интегратор, первьй вход которого соединен через второй ключ с выходом

источника положительного опорного напр жени  и через третий ключ с общей шиной, второй вход - через четвертый ключ с выходом источника отри-, цательного опорного напр жени  и через п тый ключ - с общей шиной, выход суммирующе го интегратора подключен к первым входам первого и второго блоков сравнени , выходы первого, второго и третьего блоков сравнени 

соединены с первым, вторым и третьим входами блока управлени  соответственно , первый вход третьего блока

сравнени  соединен с общей шиной, а вторые входы первого и второго бло 25 ков сравнени  соединены с выходом . источника положительного порогового напр жени  и выходом источника отри- . цательного порогового напр жени  соответственно , выходы блока управлени  30 с первого по дев тый соединены,соответственно , с управл ющими входами первого, второго, третьего, четвертого , п то.го ключей и первым информационным входом, входом Сброс, перблока преобразовани  интервалов времени в код, первые выходы которого

 вл ютс  выходной шиной а второй выход соединен с четвертым входом блока управлени , отличающий- с   тем, что, с целью повышени  точности, в него введены шестой, седьмой, восьмой, дев тый и дес тый ключи, первый и второй повторители

но го кода происходит во стором тракте .45 напр жени , первый и второй операаналогичным образом.

Повышение точности преобразовани  достигаетс  в устройстве за счет исключени  аддитивной составл ющей погрешности, обусловленной вли нием напр жени  смещени  и его дрейфа, а также исключением всех других аддитивных составл ющих погрешности, источники которых одинаково про вл ют себ  в первом и втором циклах (смещение -порогов срабатывани  схем сравнени , недоразр д ко оденсаторов С4 и (...If и т.д.).

ционные усилители, первый и второй токоограничивающие элементы, делитель напр жени , накопительный элемент , источник положительного образ50 цового тока,причем третий вход суммирую- щего интегратора соединен через шестой ключ с его выходом, выход первого ключа через первьй повторитель . напр жени  и последовательно соеди55 ненные первьй и второй токоограничивающие элементы с четвертым входом суммирующего интегратора, инвертирую- щий вход и выход первого операционного усилител  подключены соответственно к точке соединени  первого и второго токоограничивающих элeмeнтoв к четвертому входу суммирующего интегратора , выход первого ключа соединен через седьмой ключ с неинвертирующим входом первого операционного усилител  и информационным входом

10

20

25

иен с общей шиной, неинвертирующий вход второго операционного усилител  подключен к выходу суммирующего интегратора , а инвертирующий вход - к выходу делител  напр жени , выход второго операционного усилител  через 15 дев тьй ключ соединен с входом второго повторител  напр жени , первым входом накопительного элемента, информационным входом дес того ключа , объединен с выходом источника положительного образцового тока и соединен с вторым входом третьего блока сравнени , выход дес того ключа и второй вход накопительного элемента соединены с общей шиной, ес тый выход блока управлени  подключен к входам стробиро ани  первого и второго блоков сравнени , выходы блока управлени  с одиннадцатого по шестнадцатьм соединены с вторым информационным входом блока преобразовани  интервалов времени в код и управл кщими входами шестого , седьмого, восьмого,-дев того и дес того ключей соответственно, выход второго повторител  напр жени  подключен к входу делител  напр жени .

2. Преобразователь по п.1, о т- личающийс  тем, что блок управлени  выполнен на делителе частоты, двоично-дес тичном счетчике , двух мультиплексорах, трех IK - триггерах и двух счетных тригге40

30

35

рах, трех элементах И, двух элементах g которого  вл етс  тринадцатым выходом ИЛИ, элементе ИСКЛЮЧАЮЩЕЕ ИЛИ, эле- блока, и второму выходу первого эле-г

менте задержки и трех конденсаторах, причем вход делител  частоты  вл етс  четвертым входом и дес тым выходом блока, а выход подключен к динамическому счетному входу двоично-дес тичного счетчика,вход сброса счетчика через первьй конденсатор соединен с общей шиной, а его выходы подключены к соответствующим адресным входам первого и второго мультиплексоров, причем информационные входы первого мультиплексора с первого по седьмой  вл ютс  шинами логической единицы.

0

0

25

5

а восьмой, дев тый и дес тьй входы  вл ютс  шинами логического нул , информационные входы второго мультиплексора с первого по дев тьй  вл ютс  шинами логической единицы, а дес тьй вход - шиной логического нул , инверсный выход первого мультиплексора  вл етс  п тым выходом блока, пр мой выход  вл етс  первым и четвертым выходами блока и подключен к первому входу первого элемента ИЛИ, инверсному входу второго элемента ИЛИ, первому входу первого элемента И, инверсному входу второго элемента И и Т-входу первого счетного триггера , инверсньй R-вход которого через второй конденсатор соединен с общей шиной, причем второй вход первого элемента ИЖ, точка соединени  пр мого входа второго элемента И и пр мого динамического К-входа первого 1К-триггера, пр мой динамический I- вход второго 1К-триггера  вл ютс  соответственно первым, вторым и третьим входами блока, выход первого элемента ИЛИ соединен с пр мым динамическим 1-входом первого 1К-тригге- ра, инверсный выход которого  вл етс  третьим выходом блока, а пр мой выход  вл етс  вторым и шестым выходами блока, инверсньй К-вход второго счетчика триггера через третий конденсатор подключен к общей шине, инверсньй выход  вл етс  дев тым выходом блока, пр мой выход  вл етс  восьмым выходом блока и соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и через элемент задержки соеди- 40 нен с вторым входом элемента ИСКЛЮЧА- ЮЩЕЕ ИЛИ, выход котрого  вл етс  седьмым выходом блока, выход первого счетного триггера подключен к пр мому входу второго элемента ИЛИ, выход

30

35

0

5

мента И, инверсньй выход которого  вл етс  четырнадцатым выходом блока, инверсньй выход второго мультиплексора  вл етс  двенадцатым выходом блока, соединен с пр мым динамическим Т-входом второго счетного триггера и пр мьм динамическим К-входом третьего 1К-триггера, выход второго элемента И подключен к пр мому динамическому 1-входу третьего 1К-триггера и пр мому динамическому К-входу второго 1К-триггера, причем пр мые выходы второго и третьего 1К-триггеров

 вл етс  одиннадцатым выходом блока.

и Обратный счет второго реверсивного счетчика, третий вход первого g элемента И  вл етс  первым управл юI

3. Преобразователь по п.1, о т т пичающийс  тем, что блок преобразовани  интервалов времени в сод выполнен на генераторе импульсов опорной частоты, шести элементах И, 5вух реверсивных счетчиках и двух параллельных регистрах, причем выход

914Т027510

| вл ютс  соответственно п тнадцатымветственно к входам Пр мой счет

|и шестнадцатым выходами блока, а их (Инверсные выходы подключены к входам третьего элемента И, выход которого

щим входом блока, соединен с третьим входом четвертого элемента И и первым входом п того элемента И, третий вход второго элемента И  вл етс  вто- 10 рым управл ющим входом блока, соединен с третьим входом третьего элемента и первым входом шестого элемента И, вторые входы п того и шестого

, ... элементов И  вл ютс  шиной Сброс

генератора импульсов опорной частоты 15 блока, выход п того элемента И соеди-  вл етс  вторым выходом блока и под-нен с входом сброса первого реверключен к первым входам первого, .вто-сивного счетчика и пр мым динамирого , третьего и четвертого элемен-ческим входом Запись информации

гов И, вторые входы первого и второ-первого параллельного регистра, вы о элементов И  вл ютс  первым йнфор- 20 ход шестого элемента И подключен к иационным входом блока, а выходывходу сброса второго реверсивного

счетчика и пр мому динамическому вхо-. ду Запись информации второго1т рал- лельного регистра, причем выходы первого и второго реверсивных счетчиков соединены с информационными входами первого и второго параллельных регистров соотвественно, вьтходы которых  вл ютс  первым выходом блока.

первого и второго элементов И соединены соответственно с входами Пр - чой счет и Обратный счет первого |еверсивного счетчика, вторые входы третьего и четвертого элементов И :вл ютс  вторым информационным входом блока, а выходы третьего и чет- ер того элементов И подключены соотL .

fuf.1

и Обратный счет второго реверсивного счетчика, третий вход первого g элемента И  вл етс  первым управл юветственно к входам Пр мой счет

Cfftpen

.3 ППППП ППОПП ЛПППП,,

г5

I

A3

5

лгз

ff5

Ж

J

1

I

ft

IlliJJ

JL

n.

Т-Г

tTiЛГ,jTi TtfTt

. пТГпГ пТТпГ пТГг .,

1

(Уиг7