SU138092A1 - Двухтактный однозар дный сумматор комбинационного типа - Google Patents

Двухтактный однозар дный сумматор комбинационного типа

Info

Publication number
SU138092A1
SU138092A1 SU676707A SU676707A SU138092A1 SU 138092 A1 SU138092 A1 SU 138092A1 SU 676707 A SU676707 A SU 676707A SU 676707 A SU676707 A SU 676707A SU 138092 A1 SU138092 A1 SU 138092A1
Authority
SU
USSR - Soviet Union
Prior art keywords
cores
cell
input
adder
single charge
Prior art date
Application number
SU676707A
Other languages
English (en)
Inventor
Г.Ф. Кучеров
Original Assignee
Г.Ф. Кучеров
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Г.Ф. Кучеров filed Critical Г.Ф. Кучеров
Priority to SU676707A priority Critical patent/SU138092A1/ru
Application granted granted Critical
Publication of SU138092A1 publication Critical patent/SU138092A1/ru

Links

Landscapes

  • Logic Circuits (AREA)
  • Digital Magnetic Recording (AREA)

Description

Известны двухтактные сумматоры комбинационного типа на феррит-транзисторных  чейках с обмотками запрета.
В отличие от известных в предлагаемом сумматоре применены комбинированна  логическа  схема «ИЛИ - ЗАПРЕТ, состо ща  из, например , триода и четырех сердечников с пр моугольной петлей гистерезиса (ГШГ), служаща  дл  образовани  суммы, и две феррит-транзисторные  чейки, одна из которых предназначена дл  образовани  сигнала переноса, а втора  - дл  его запоминани . Такое выполнение сумматора позвол ет уменьшить количество  чеек в «ем.
На чертеже изображена схема предлагаемого сумматора.
Сумматор представл ет собой комбинацию из трех феррит-транзисторных  чеек ФТ1, ФТ2 и ФТЗ. Ячейка ФТ1, состо ща  из одного транзистора и четырех сердечников /, 2, 3, 4 с ППГ, представл ет собой комбинированную логическую схему «ИЛИ - ЗАПРЕТ и служит дл  образовани  суммы. Импульс i, соответствующий сумме, по вл етс  на выходе  чейки ФТ1 1при подаче на вход сумматора одного из трех возможных входных импульсов или одновременно всех трех, из которых два (/ и /г)-суммируемые, и один (г„)- импульс переноса. Транзистор  чейки ФТ1 управл етс  выходными обмотками четырех сердечников 1, 2, 3, и 4, соединенными согласно и последовательно и подключенными к базе транзистора.
Ячейка ФТ2, состо ща  из одного транзистора и одного сердечника 5,  вл етс  сложной  чейкой «ЗАПРЕТА и служит дл  образовани  импульса переноса г„, когда на вход сумматора подаютс  любые два из трех входных импульсов.
Ячейка ФТЗ  вл етс  про.стой  чейкой и служит дл  запоминани  импульса переноса г„, который поступает из  чейки ФТ2. Она состоит из транзистора и сердечника 6.
№ 138092- 2
Ввод суммируемых импульсов и и 4 и импульса переноса „ производитс  одновременно с первым тактовым импульсом THi, вывод импульса суммы /5 -одновременно с вторым тактовым импульсом ТИ.
Предлагаемый сумматор работает следующим образом.
Пусть, например, на вход сумматора подаетс  импульс k, который поступает на запись «единицы в сердечники 1, 4 и 5   на запись «нул  в сердечники 2 к 3. При этом «единица будет записана только в сердечнике 4, Сердечники / и 5 благодар  наличию в Них запрета, создаваемого тактовым импульсом ГЯь будут находитьс  в нулевом состо нии. При поступлении второго тактового импульса ТИ на выходе  чейки ФТ1 по вл етс  импульс, соответствующий сумме i.,.
При подаче на вход сумматора двух любых импульсов, например, /1 и h «единица записываетс  только в сердечнике 5, в котором в этом случае «ЗАПРЕТ «е создаетс , поскольку число запрещающих ампервитков , создаваемых первым тактовым импульсом TMi, меньше числа запрещаемых ампервитков, создаваемых входными импульса.ми /i и гг.
Сердечники /, 2, 3 и 4 благодар  наличию в них -полного запрета остаютс  в нулевом состо нии. При этом в сердечниках 2, 5 и 4 в качестве запрещаемого и запрещающего импульсов используютс  входные импульсы /I и г2, а в сердечнике / в качестве запрещающего импульса используетс  первый тактовый импульс ТИ, который создает числа ампервитков , запрещающих числа ампервитков, образуемых импульсами /1 и 1ч.
При. по влении второго тактового импульса ТИ на входе  чейки ФТ2 образуетс  импульс, соответствующий переносу /„, который запоминаетс  в  чейке ФТЗ.
Если на вход сумматора подаютс  все три входных импульса, то «единица будет записана только в сердечниках / и 5, так как в этих сердечниках суммарные записывающие числа ампервитков будут преобладать над запрещающими (считывающими) числами ампервитков, создаваемыми первым тактовым импульсом ТИ. Остальные сердечники из-за наличи  .в. них полного запрета, создаваемого входными импульсами , остаютс  в нулевом состо нии.
Предмет изобретени 
Двухтакт1ный одноразр дный сумматор комбинационного типа на феррит-транзисторных  чейках с обмотками запрета, отличающийс   тем, что, с целью уменьшени  количества  чеек, в нем применены комбинированна  логическа  схема «ИЛИ - ЗАПРЕТ, состо ща , например, из триода и четырех сердечников, выходные обмотки которых соединены последовательно и согласно и подключены к базе триода, служаща  дл  образовани  суммы, и две феррит-транзисторные  чейки, одна из которых служит дл  образовани  переноса, а втора  - дл  его запоминани .
ти.
ФТЗ
SU676707A 1960-08-17 1960-08-17 Двухтактный однозар дный сумматор комбинационного типа SU138092A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU676707A SU138092A1 (ru) 1960-08-17 1960-08-17 Двухтактный однозар дный сумматор комбинационного типа

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU676707A SU138092A1 (ru) 1960-08-17 1960-08-17 Двухтактный однозар дный сумматор комбинационного типа

Publications (1)

Publication Number Publication Date
SU138092A1 true SU138092A1 (ru) 1960-11-30

Family

ID=48294264

Family Applications (1)

Application Number Title Priority Date Filing Date
SU676707A SU138092A1 (ru) 1960-08-17 1960-08-17 Двухтактный однозар дный сумматор комбинационного типа

Country Status (1)

Country Link
SU (1) SU138092A1 (ru)

Similar Documents

Publication Publication Date Title
GB797736A (en) Electrical switching circuits
US3999171A (en) Analog signal storage using recirculating CCD shift register with loss compensation
GB871632A (en) Matrix storage device
SU138092A1 (ru) Двухтактный однозар дный сумматор комбинационного типа
US3117307A (en) Information storage apparatus
EP0393716B1 (en) Delay circuit
US3007140A (en) Storage apparatus
GB1123612A (en) Improvements in or relating to coded information analysing arrangements
GB781331A (en) Improvements in or relating to intelligence storage devices
SU117040A1 (ru) Способ суммировани чисел
SU839012A1 (ru) Дискретное фазосдвигающее устройство
SU363212A1 (ru) Инвертор
SU151511A1 (ru) Способ выполнени логических операций
US3098218A (en) Binary digital number storing and accumulating apparatus
SU152076A1 (ru) Ячейка долговременной пам ти
JPS5934939Y2 (ja) メモリのアドレス指定回路
SU374745A1 (ru) Универсальный логический элемент
US3303351A (en) Logical circuit using magnetic cores
SU1439680A1 (ru) Динамическое полупроводниковое запоминающее устройство
SU120042A1 (ru) Дешифратор
US3434128A (en) Coincident current memory
GB1237235A (en) A logic unit for translating dial telephone signals into control signals for switching circuits of an electronic time sharing exchange
SU384132A1 (ru) Схема формирования стробирующих импулбсов для магнитных запоминающих устройств
SU139480A1 (ru) Феррит-транзисторна чейка
SU144641A1 (ru) Двухтактный одноразр дный сумматор комбинационного типа