SU1372358A1 - Программируемое посто нное запоминающее устройство - Google Patents

Программируемое посто нное запоминающее устройство Download PDF

Info

Publication number
SU1372358A1
SU1372358A1 SU864130013A SU4130013A SU1372358A1 SU 1372358 A1 SU1372358 A1 SU 1372358A1 SU 864130013 A SU864130013 A SU 864130013A SU 4130013 A SU4130013 A SU 4130013A SU 1372358 A1 SU1372358 A1 SU 1372358A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
threshold
output
outputs
threshold element
Prior art date
Application number
SU864130013A
Other languages
English (en)
Inventor
Юрий Иванович Щетинин
Сергей Анатольевич Фастов
Павел Сергеевич Приходько
Анатолий Анатольевич Львович
Original Assignee
Предприятие П/Я В-2892
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2892 filed Critical Предприятие П/Я В-2892
Priority to SU864130013A priority Critical patent/SU1372358A1/ru
Application granted granted Critical
Publication of SU1372358A1 publication Critical patent/SU1372358A1/ru

Links

Landscapes

  • Read Only Memory (AREA)

Abstract

Изобретение относитс  к области вычислительной техники и может быть испол ьзовано при проектировании программируемых посто нных запоминающих устройств. Целью изобретени   вл етс  повышение надежности программируемых посто нных запоминающих устройств . Поставленна  цель достигаетс  тем, что программируемое посто нное устройство содержит пороговый элемент и блок управлени  порогом переключени  усилителей, причем вход порогового элемента соединен с одним из входов блока выборки, что позвол ет контролировать отклонение параметров элементов пам ти. 2 ил.

Description

И обретеиие тиогитс  к нычигли- тельной технике, в частности к полу- прс)Водри1К(1ным программируем1 1м посто нным зап(минающим устройствам.
Целью изобретени   вл етс  riofibi- и; лелп1ости.
На 111ИГ.1 представлена функциональна  схема устройства; нл фиг.2 - за- RHCMMOCTI, напр жени  п;) шлходе усилител  от тока считынаии , протекаю- njero через перемычку, дл  различных режимов работы устройства.
Программируемое посто нное запоминающее устройство (фиг,1) содержит адресные входы 1, дешифратор 2, на- копител1 3, блок ч выборки, порого- ubiii n. ier-uMiT 5, входы 6 разрешени  ;1,1борки устройства, б.иок 7 управлени  порогч М, усинитети 8 и информационные пыхо/чь 9 устройства.
Завис имос ть 10-12 соответствует )мал1,11ому режиму считывани  информации , режиму отбраковки целых иере- М||1чек г чаиышенным соиротивлевиеи и ;м:жиму отП|;аковки не иолностыо переж . .( иных nei) .
« cTpoi iCTBo работает следуюицж об- р а 3 о м .
контрол  не полностью пережженные перемычки могут быть подвергнуты дальнейшему программированию до полного пережигани  перемычек, благодари чему будет повышена надежность ИС и коэффициент программировани . ИС, в которых перемычки не удаетс  дожечь, должны быть забракованы. При отбраковке целых перемычек, имеющих недопустимо большое сопротивление, порог переключени  выходного усилител  8 измен етс  таким образом, что переключение усилител  8 происходит при
большем токе считывани , соответственно при меньшем сопротивлении перемычки (фиг.2).
Степень изменени  в ту или иную сторону порога переключени  выходногч ) уситштел  8 выбираетс  исход  из максимально-допустимого сопротивлени  целых перемычек и установленной нормы дл  минимального сопротивлени  пережженной перемычки.
Конкретное построение порогового эггемепта и блока управлени  порогом дл  ИС ПИЗУ, выполненных на 5СЛ схемотехнике , не представл ет трудностей , так как порог переключени  этих
В режиме считывани  информации че- 30 схем можно peryjnipoaaTb источником
рез перемычку в выбранном элементе пам ти накопител  3 протекает ток считывани , обратно пропорциональный ее сопрот . зависимости от ьеличин -: сопротиплеиих перемычки и со(1тпе гс гпенпо от BL-jni -rnHi.i тока считывани  ус.или гг-ль 8 Bi.uu ieT напр жение низкого или пысокого логического уровн . Момент пер( ключени  выходног уси. цггел  Я из одпси-о состо ни  в njiyroe атшсит от его порога переключении .
При подаче на вход 6 разрешени  выборки vcTptificFBa напр жени , превышающего уровень логической 1 сигнала входной информации, включаетс  цороговьи тлемент 5 и через блок 7 управлени  порогом измен ет порог переключени  выходного усилител  8.
Л.п  1:;тбракоЕ1КИ не полностью переж жгины;-; перемычек, имеющих заниженное conp(m n;u iine после программировани  порог п(-рек;1 очени  выходного уси1ште л  8 измен етс  таким образом, что переключение усилите.ч  проходит при MeH)iiiieti Ti Ko считывани , протекающем через ru piмычку, соответственно при бол -ч1ем чн. пении сопротивлени  перемычки . ПГ,||1 женные при таком режиме
5
0
5
0
5
опорного напр жени .
Изобретение позвол ет отбраковывать в нормальных услони х ИС ППЗУ, содержащее целые перетачки с недопустимо большим сопротивлением и обнаруживать в микросхемах ППЗУ не полностью пережженные перемычки, воспринимаемые В 1ходным усилителем в нормаль- юм режиме работы как пережженны е.
Вследствие использовани  ИС, содержащих все целые перемычки с допустимыми знач-ени ми сопротивлени , и возможности дожигани  или отбраковки микросхем ППЗУ с не полностью пережткенными перемычками, повышаетс  надежность и выход т одных устройств при программировании.

Claims (1)

  1. Формула изобретение Программируемое посто нное safib- минающее устройство, содержащее дешифратор , входы которого  вл ютс  адресными входами устройства, накопитель , словарные шины которого соединены с выходами дешифратора, усилители , информационные входы которых соединены с разр дными линами накопител , выходы  вл ютс  инфс рмационны- ми выходами устройства, блок выборки.
    входы которого  вл ютс  входами разрешени  выборки устройства, а выходы соединены с входами разрешени  выборки усилителей, отличающее- с   тем, что, с целью повышени  надежности программируемого посто нного запоминающего устройства, оно содержит пороговый элемент и блок управ / .
    Выходное нолр же- we
    лени  порогом переключени  усилителей , причем вход порогового элемента соединен с одним из входов блока выборки , вход и выход блока управлени  порогом переключени  усилителей соединены соответственно с выходом порогового элемента смещени  порога переключени  усилителей.
    Фиъ. /
SU864130013A 1986-08-22 1986-08-22 Программируемое посто нное запоминающее устройство SU1372358A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864130013A SU1372358A1 (ru) 1986-08-22 1986-08-22 Программируемое посто нное запоминающее устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864130013A SU1372358A1 (ru) 1986-08-22 1986-08-22 Программируемое посто нное запоминающее устройство

Publications (1)

Publication Number Publication Date
SU1372358A1 true SU1372358A1 (ru) 1988-02-07

Family

ID=21261253

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864130013A SU1372358A1 (ru) 1986-08-22 1986-08-22 Программируемое посто нное запоминающее устройство

Country Status (1)

Country Link
SU (1) SU1372358A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Патент US № 3721964, кл. 340-173, опублик. 1973. Авторское свидетельство СССР (С 711634, кл. G 11 С 17/00, 1978. *

Similar Documents

Publication Publication Date Title
KR910001381B1 (ko) 프로그램가능 논리 어레이 i/o셀 프로그래밍 회로 및 방법
EP0678871A1 (en) Memory array cell reading device
US6711708B1 (en) Boundary-scan test method and device
EP0141681B1 (en) Test input multiplexing circuit
US5198707A (en) Integrated circuit with mode detection pin for tristate level detection
JPS6470998A (en) Decision circuit for use of redundant memory cell
SU1372358A1 (ru) Программируемое посто нное запоминающее устройство
JPH0743399B2 (ja) 半導体回路
EP0366530A2 (en) Josephson memory circuit
KR100906513B1 (ko) 집적 회로와 이를 포함하는 전자 회로 및 그 테스트 방법
JPH06104711A (ja) 負荷検出回路
JP3888571B2 (ja) モード切替回路
US6956787B2 (en) Method and device for timing random reading of a memory device
JPS63135879A (ja) 電源回路
US20020149387A1 (en) Test circuit and test method
US4817033A (en) Signal detecting circuit
SU752774A1 (ru) Импульсный транзисторный усилитель
SU1406763A1 (ru) Многоканальный коммутатор
JP3270068B2 (ja) 半導体装置
JPS61131292A (ja) 半導体記憶装置
SU1257835A1 (ru) Мажоритарный элемент
JPH0290436A (ja) スイッチ状態読取回路
SU1324068A1 (ru) Устройство дл контрол посто нной пам ти
SU1596291A1 (ru) Устройство дл проверки логических микросхем
KR860003524Y1 (ko) 마이크로 프로세서의 리세트 회로