SU1372279A1 - Устройство дл дистанционного программного управлени электроприводными механизмами - Google Patents

Description

импульсов и на их основе команд управлени . Синхроимпульсы, поступающие с друг ого выхода блока синхронизации на входы блока 2 коммутации, блока 24 оперативной пам ти и выходного блока 23, предназначены дл  формировани  импульсов записи в элементы пам ти. Изобретение позвол ет осуществл ть запись информации в элементы пам ти по сигналу записи, сн тие которого производитс  до сн ти  информационного сиг нала, что гарантирует правильность записи информации в элементы пам ти. 6 ил.

1

Изобретение относитс  к системам автоматики и может быть использовано в автоматизированных системах управлени  машинами, механизмами, поточными лини ми и т.д.

Цель изобретени  - повышение надежности работы устройства.

На фиг. 1 представлена схема устройства , на фиг-. 2 - временные диаграммы , по сн ющие запись информации в трИ1гер, на фиг. 3 - временна  диаграмма, по сн юща  работу блока синхронизации, на фиг . А - временна 

диаграмма заттсн сигналов, по- упаю- щих-на входы триггера пам ти, нафиг .2 фиг. 5 и 6 - временные диаграммы записи информации в элементы пам ти.

Устройство содержит входной блок 1, блок 2 коммутации, содержащий дешифратор 3, элементы И 4-6 и ИЛИ 7, первый триггер 8 пам ти, элемент И 9, дешифратор 10, элементы И 11-13 и ИЛИ 14, второй триггер 15 пам ти, элемент ИЛИ-И 16, дешифратор 17, элементы И 18-20 и ИЛИ 21, вычислительный 22 и выходной 23 блоки, блок 24 оперативной пам ти, содержащий вторые элементы И 25, элементы 26 пам ти, первые элементы И 27 и дещифратор 28, а также содержит программный блок 29, блок 30 синхронизации, состо щий из первого счетного тригг ера 31, первого элемента И 32, второго счетного триггера 33, второго элемента И 34, инвертора 35, и генератор 36 импульсов .

Показаны командные шины С1-С16, по которым поступают соответствующие команды из прот раммного блока.

Входной блок 1 известной структуры состоит из стандартных элементов (не гюкатлиы), на вход которых поступают сш палы от первичных датчиков, а с

выхода снимаютс  унифицированные СИ1- налы, соответствующие логическим

сигналам

О и 1,

элементов считывани , в качестве которых можно примен ть двухвходные элементы И, элемента ИЛИ, объедин ющего по выходу все элементы И, и дешифратора управл ющего элементами И по командам из программного блока.

Выходной блок 23 состоит из элементов И, стандартных  чеек пам ти и соответствующих усилителей (не показаны ) , передающих логические сигналы из  чеек пам ти на электроприводные

механизмы (не показаны), по командам из программного блока.

Вычислительный блок 22 известной структуры состоит из стандартных элементов (не показаны), позвол ющих

производить операции сложени  (элемент ИЛИ), умножени  (элемент И). инверсию (элемент ИСКЛЮЧАЮЩЕЕ ИЛИ) переменных булевых функций по командам из прог раммного блока, дешифратора,

элементов считьшани , произведени  или суммы и элемента Ш1И (не показаны ) .

На одном такте вычислительный блок 22 может вычислить одну из логических

функций: а

а, а.

X а

1

X а, + -а,.

а,

X 32,

+ а,.

X а -;,

+ а,.

+ а, где а, и а - переменные

булевых функций, поступающие на вход вычислительного блока, а - инвер- 35 си  а.

Программный блок 29 известной структуры состоит из стандартных элементов: счетчика, дешифратора, 40 распредел ющего импульсы во времени и по направлению, диодной матрицы с горизонтальными, командными шинами и диодами, определ ющими программу работы всего устройства ходных инверторов.

Устройство исключает возможность сбоев из-за вли ни  гонок между информационными сигналами и сигналами записи в элементы пам ти. Гонки между сигналами возникают в логических схемах, в которых какой-либо сигнал разветвл етс  и получившиес  два или более сигналов распростран ютс  по разным независимым цепочкам элементов , а затем собираютс  на входах одного элемента. Например, если в двух трактах распространени  сигнала используетс  разное количество элементов , то врем  задержки этого сигнала в разных трактах будет различным , например Т, и Т.

Рассмотрим случай, когда сигнал, распростран ющийс  по двум трактам, собираетс  на входах триггера, причем сигнал, например, распростран ющийс  по первому тракту, приходит на информационный вход триггера и  вл етс  дл  него информационным сигналом , а сигнал, распростран ющийс  по второму тракту,  вл етс  дл  триггера синхросигналом, по которому происходит запись. Будем считать, что запись информации в триггер осуществл етс  по заднему фронту синхросигнала .

В зависимости от соотношени  величин Т, и Т, получают один из процессов , изображенных la фиг. 2.

Из диаграммы, приведенной на фиг.2 видно, что в случае Т Т. в трип ер запишетс  не информационный сигнал логической 1. поступивший по первому тракту, а сигнал логического О,  вл ющийс  ложной информацией.

В рассмотренном устройстве исходными сигналами  вл ютс  тактовые импульсы , которые по горизонтальным шинам через соответствующие диоды разветвл ютс  на командные шины и далее поступают на входы элементов устройства , в том числе и на входы триггеров .

Если рассмотреть процесс записи информации в блок 24 оперативной пам ти , то дл  правильной записи информации в элементы 26 пам ти необходимо , чтобы команды записи С8 и С9 снимались раньше, чем снимаетс  информационный сигнал, поступающий на II

входы элементов с выхода вычислительного блока 22.

вы-

,

10

15

20

2S

3722794

1а выходе вычислительного блока 22 информаци  может помен тьс  по сн тию различных команд. Таким образом дл  правильной записи в элементы пам ти блока 24 оперативной пам ти необходимо, чтобы команды разрешени  записи снимались раньше, чем команды, по которым на данном такте обрабатываетс  информационный сигнал, при этом все эти команды на одном такте формируютс  из одного исходного импульса .

Гарантировать, что дл  данного устро йства во всех цепочках, идущих к элементам пам ти, выдерживаетс  соотношение Т Т , нельз , так как неизвестно в каком тракте задержка окажетс  меньше. Заводы-изготов1гте- ли элементов гарантируют лишь максимальное врем  задержки элемента данного типа и ничет о не говор т о конкретной задержке с конкретного элемента или хот  бы о минимально возможном времени задержки. Поэтому воспользоватьс  тем фактом, что число элементов в цепочке I больше, чем в цепочке II нельз . При массовом производстве схем из произвольно вз тых элементов найдетс  достаточно большое число таких узлов, в которых в цепочку I попадут более быстрые элементы, а в цепочку II более медленные и, вопреки ожидаемому, будет выполн тьс  неравенство ,.

Устройство работает следующим образом .

Генератор 36 импульсов формирует непрерывную последовательность импульсов , которые поступают на вход блока синхронизации. С выхода счетного триггера 31 импульсы поступают на вход элемента И 32, который по их совпадению с импульсами генератора 36 импульсов, вьщает импульсы, поступающие на вход программного блока 29. который формирует тактовые импульсы, три из которых показаны на диаграмме фиг. 3.

С выхода инвертора 35 проинверти- рованные импульсы генератора 36 пульсов поступают на вход счетного триггера 33, элемент И 34 по совпадению импульсов со счетного трип ера 33 с импульсами с инвертора 35 формирует синхроимпульсы, поступающие на входы блока 2 коммутации, блока 24 оперативной пам ти и выходного блока 23.

30

35

40

46

50

55

5

Из диа1 раммы, приведенной на фиг видно, что синхроимпульсы сдвинуты относительно тактовых импульсов, а это гарантирует окончание импульсо записи, сформированных из синхроимпульсов , в элементы пам ти раньше, чем окончание информационных сигна

лов, сформированных из тактовых импульсов .

Принцип действи  предлагаемого устройства рассмотрим на примере работы электроприводного механизма в зависимости от результата вычислени  функции а X а х а,

3

Считаем, что переменные а

aj обозначают сиг налы, поступающие на вход устройства от первичных датчиков , а переменные а и а обозначают переменные, которые были вычислены ранее и записаны в элементы па- м ти блока оперативной пам ти, причем переменна  а, (по схеме на фиг.

записана в верхний 1) элемент пам ти.

а переменна  а в нижний (по схеме на фиг. 1) элемент пам ти.

Дл  по снени  процесса вычислени  предложенной в примере функции а х xajXa +ajXa, необходимо иметь возможность опрашивать три первичных датчика, что и предусматривает п наличием команд С11 и С12, поступающих во входной блок из программного блока , причем условимс , что по команде С11 1 опрашиваетс  первый первичный датчик и на выход входного блока

поступает переменна 

1

по команде

С12 1 на выход входного блока поступает переменна  а, по команда СП 1, С12 1 на выход входного блока поступает переменна  а

Дл  хранени  результата промежуточных вычислений и переменных а и а в блоке оперативной пам ти достаточно иметь два элемента пам ти,показанных на схеме на фиг.1. Дл  вычислени  каких-либо друг их функций число элементов пам ти в блоке оперативной пам ти и число входов во входном блоке может быть увеличено путем наращивани  количества стандартных элементов.

Условимс , что на дешифраторах 3, 10 и 17 активизируютс  верхние выходы прп наличии на входах сочетаний сигналов 1, О, средние выходы - при сочетании сигналов на входах О, 1 и нижние выходы - при сочетании сигналов на входах 1 1, а на дешифраторе 28 активизи

5

Q

5

5

0 б

руетс  верхний выход при сигнале на входе, соответствующем О, а нижний выход, при сигнале на входе, соответствующем 1.

Генератор 36 импульсов подает импульсы на вход блока 30 синхронизации . (;:и1-налы с верхнего (по схеме на фиг. 1) выхода блока 30 синхронизации поступают в программный блок 29 дл  формировани  тактовых импульсов и на их основе команд управлени .

С нижнего (по схеме на фиг . 1) выхода блока 30 синхронизации синхроимпульсы поступают на входы элементов И 9. и 1-ШИ-И 16 блока 2 коммутации и элемента И 25 блока 2Д оперативной пам ти дл  формировапи  импульсов записи в соответствующие элементы 8 и 15 пам ти блока 2 коммутации и элементов 26 пам ти блока 24 оперативной пам ти.

На первом такте работы устройства на выходе программног-о блока 29, на командных щинах 011, СЗ, С6, С7 по в тс  единичные команды, соответственно обеспечивающие подачу входного сигнала а, из входного блока 1 через элементы И 5 и ИЛИ 7 блока 2 коммутации на вход вычислительного блока 22 (верхний по схеме на фиг.1), а сигнала а , из блока 24 оперативной пам ти через верхний (по схеме на фиг. 1) элемент И 27 - на вход блока 2 коммутации и через элементы И 20 и 5 ИЛИ 21 - на нижний (по схеме на фиг. 1) вход вычислительного блока 22, где по команде С13 переменна  а, инвертируетс . Полученный по команде С15 на выходе вычислительного блока 22 результат вычислени  функции а X а за счет сигнала с выхода элемента И 9, сформированного по команде С1, запишетс  в триггер 8 пам ти блока 2 коммутации. Временна  диаграмма записи сигналов, поступаюпщх на входы триггера 8 пам ти, приведена на фиг. 4. Дл  нагл дности по снени  процесса записи считаем, результат вьпшслени  функции а , х а-; равным .

Из диаграммы, приведенной на фиг.4, видно, что импульс записи в триггер 8 пам ти кончаетс  раньще, чем информационный сигнал, что гарантирует правильность записи информации в трип-ер пам ти.

На втором такте на выходе программного блока 29 на командных шинах С12, С5 по в тс  единичные команды.

0

0

5

соответственно обеспечивающие подачу входного сигнала а, из входного блока 1 через элементы И 12 и ИЛИ 14 блока 2 коммутации на вход триггера 15 пам ти, в котором эта информаци  запомнитс  по импульсу записи, поступающему с выхода элемента РШИ-И 16. Временна  диаграмма записи информаци в триггер 15 пам ти показана на фиг.5 причем дл  Hai-л дности по снени  считаем , что переменна  а, имеет значение , соответствующее логической 1.

Одновременно с записью переменной а в тригтер 15 пам ти по командам С10, С6 и С7 переменна  а4 из блока 24 оперативной пам ти через нижний (по схеме на фиг. 1) элемент И 27 поступит на вход блока 2 коммутации и через элементы И 20 и ИЛИ 21 - на нижний (по схеме на фиг. 1) вход вычислительного блока 22.

По команде С2 результат вычислени  функции а X а, записанный в триггер 8 пам ти, через элементы И 6 и ИЛИ 7 поступит на верхний (по схеме на фиг. 1) вход вычислительного блока 22. Полученный по команде С15 на выходе вычислительного блока 22 результат вычислени  функции а, х X а, X а поступит на вход блока 24 оперативной пам ти. По совпадению команды С8 с синхроимпульсом верхний (по схеме на фиг. 1) элемент И 25 сформирует импульс записи, по которому произойдет запись результат вычислени  функции в верхний по схеме на фиг. 1 элемент 26 пам ти.

Диаг рамма записи информации в элемент 26 пам ти блока 24 оперативной пам ти показана на фиг. 6. Считаем, что информационный сигнал-результат вычислени  функции а х а. х а соответствует сигналу логической 1.

На третьем такте на выходе программного блока 29 на командных шинах С11, С12, СЗ по в тс  единичные команды, соответственно обеспечивающие подачу входного сигнала а из входного блока 1 на вход блока 2 коммутации и через элементы И 5 и ИЛИ 7 на верхний (по схеме на фиг.1) вход вычислительного блока 22.

По команде С6 входна  переменна  а., записанна  на втором такте paQo- ты устройства в триггере 15 пам ти блока 2 коммутации, через элементы И 18 и ИЛИ 21 поступит на нижний по

0

5

Ъ

схеме на фиг. 1 вход вычислительного бттока 22, где по команде С14 переменна  а, инверт1;руетс . Полученный по команде С15 на выходе вычислительного блока результат нычислени  функции а X а, за счет команды С1 и синхроимпульса запишетс  в триггер В пам ти блока 2 коммутации.

Яа четвертом такте на выходе программного блока 29 на командных шинах С2, С6, С7 по в тс  единичные с игналы, соответственно обеспечивающие подачу результата вычислени  функции а, X a.j, написанного в триггере 8 пам ти блока 2 коммутации, через элеме}П ы И 6 и ИЛИ 7 на верхний (по схеме на фиг. 1) вход вычислительного блока 22, а результаты вычислени  функции а, х а х а, записанные в верхнем (по схеме на фиг.1) элементе 26 пам ти блока 24 оперативной пам ти, через элемент И 27 подаютс  на вход блока 2 коммутации и через элементы И 20 и ИЛИ 21 на нижний (по схеме на фиг. 1), вход вычислительного блока 22.

На выходе вычислительног о блока 22 по витс  результат вычислени  фун

кции aj X а + а х а,, который по команде С16 и синхроимпульсу за- пиЕ1етс  в  чейку пам ти выходно1 о блока 23 и далее через усилитель (не показан) поступит на электроприводной механизм (не показан).

Как видно из приведенного примера и временных диа1 ра.т (фиг. 4-6) введение блока синхронизации позвол ет повысить надежность работы устройства , исключа  возможность сбоев устройства из-за вли ни  гонок между информационными сигналами и сигналами записи в элементы пам ти.

Claims (1)

1. Формула изобретени 

   Устройство дл  дистанционног о про- граммног о управлени  электроприводными механизмами, содержащее входной и выходной блоки, программный блок, генератор импульсов, вычислительный. блок, блок оперативной пам ти, блок коммутации, который состоит из трех дешифраторов, трех элементов ИЛИ, первого и второго триггеров пам ти и дев ти элементов И, причем первый элемент И и первый трип-ер пам ти ервыми входами соединены с выходом вычислительного блока и с первым входом выходного блока, второй, третий и четвертый элементы И первыми входами подключены к выходу входного блока , п тый, шестой и седьмой элементы И первыми входами соединены с выходом блока оперативной пам ти, восьмой элемент И входами подключен к выходу первого триггера пам ти и к первому выходу первого дешифратора, второй и п тый элементы И вторыми входами соединены соответственно с вторым и третьим выходами первого дешифратора , первый элемент ИЛИ входами подключен к выходам восьмого, второго и п того элементов И, а выходом - к первому входу вычислительного блока, первый, третий и шестой элементы И вторыми входами соединены соответственно с первым, вторым и третьим вы- ходами второго дешифратора, второй элемент ИЛИ входами подключен к выходам первого, третьего и шестого элементов И, а выходом - к первому входу второго тригтера пам ти, выход которого соединен с первьм входом дев того элемента И, второй вход которого , а также вторые входы дав тох о, четвертого и седьмог о элементов И подключены соответственно к , второму и третьему выходам третьего дешифратора, входы третьег о элемента И соединены с выходами дев того, четвертого и седьмого элементов И, а выход третьего элемента ИЛИ под- ключен к второму входу вычислительного блока, дешифраторы обоими входами соединены с соответствующими командными шинами программного блока , причем блок оперативной пам ти состоит из дешифратора и двух параллельно подключенных каналов, каждый из которых содержит элемент пам ти и первый элемент И, первые входы элементов пам ти обоих каналов подклю- 5 выходы вторых элементов И блока

   чены к выходу вычислительного блока, выходы элементов пам ти соединены с первыми входами первых элементов И своего канала, вторые входы первых элементов И подключены к соответствующим выходам дешифратора, а выходы

   первых элементов И соединены с выходом блока оперативной пам ти, первый и второй входы входного блока, второй вход выходного блока, третий, четвертьй и п тый входы вычислительного блока и вторые и третий входы блока оперативной пам ти соединены с соответствующими выходами программного блока, а третьи входы входного блока  вл ютс  входами устройства, отличающеес  тем, что, с целью повьш1ени  надежности работы, в устройство введен блок синхронизации , состо щий из двух счетных триггеров , двух элементов И и инвертора, первый счетный триггер соединен своим входом с выходом генератора импульса , с первым входом первого элемента И и с входом инвертора, а выходом - с вторым входом первого элемента И, выход которого подключен к входу программного блока, второй счетный триггер входом соединен с выходом инвертора и с первым входом второг О элемента И, второй вход которого соединен с выходом второго счетного триггера, выход второго элемента И подключен к третьему входу вы- ходног о блока, а также введены в блок коммутации элемент ИЛИ-И и дес тый элемент И, первые входы которых соединены с выходом второго элемента И блока синхронизации, а выходы - с вторыми входами триггеров пам ти , а в каждый канал блока оперативной пам ти введены элементы пам ти , число которых определено реализуемой функцией, и соответственно им вторые элементы И, первые входы которых  вл ютс  вторыми входами блока оперативной пам ти, вторые входы вторых элементов И соединены с выходом второго элемента И блока синхрониза

   оперативной пам ти подключены к вторым входам элемента пам ти, а вторые входы элемента ИЛИ-И и дес того элемента И блока коммутации соединены с соответствующими выходами программного блока.

   Hcx-Q4Ht iu сигна/1

   Нн(рорпационнь1й 6)fod триггера

   Cuwpo6)fod триггера дых од триггера

   Исходный сигнет

   Нн(рорг1 анионный Sxod триггера

   Синхробход триггера Выход триггера

   Исходный сигнал

   Ин1рарпаи,ионныи бгод триггера

   Син еробход триггера дыход триггера

   дыход генератора 36

   иППу/1ЬСОб

   дыход счетного

   триггера Л до IXод з/емента /Ш

   такт 1

   такт (

   тйнт() дыход инвертора 3

   дыход счетного триггера 3

   быход з епента Н34.

   .

   I

   i

   Фиг 2

   HVVKT-rV-LrLJ

   Фцг.5

   Ко панд О С1 Син)(роимпу/1ьсь I

   ды)(од 3/ierieHma Н9 (и г пу/ьс записи)

   Рез та т бычис/1ени 

   (руинции о, И

   Вь1)(од триггера 3

   поп ти

   Нопанда С Нопаидо С5

   CuHXpOUfifiy/fbCbl

   Выход 3 ej4et ma. И/1Н-И16

   Перепенна  Qg

   Выход триггера 15 пап ти

   Копанда С в

   OjH pounny/ibCbi дыход элемента И25

   Результат Ьычис/чени  (функции U Qa Ot

   )fod з впента 26 папрти

   Ср

   te

   (риг. 5

   6

   Сри.6