SU1370771A1

SU1370771A1 - Level distributor

Info

Publication number: SU1370771A1
Application number: SU864107187A
Authority: SU
Inventors: Игорь Владимирович Горалевич; Ярослав Владимирович Коханый; Иван Валерьянович Ходырев; Александр Борисович Черняк
Original assignee: Предприятие П/Я В-8751
Priority date: 1986-08-18
Filing date: 1986-08-18
Publication date: 1988-01-30

Abstract

Изобретение относитс к импульсной технике и может быть использовано в автоматических устройствах электронной коммутации. Цель изобретени - повьшение точности - достигаетс за счет обеспечени режима срабатывани распределител уровней как по фронту, так и по срезу синхронизирующего импульса. Друга цель - повьшение надежности - достигаетс за счет исключени возможности неопределенных состо ний и участи элементов устройства в гонках. Дл этого в устройство, содержащее первый регистр 1 сдвига, второй регистр 2 сдвига, элемент И 3, триггер 4, шину 5 синхронизации, шину 6 тактировани , выходные шины 7.1-7.N, вл ющиес соответственно выходами регистра 1 сдвига, дополнительно введены D-триг- гер 8, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9 и элемент НЕ 10. 1 ил. (ЛThe invention relates to a pulse technique and can be used in automatic electronic switching devices. The purpose of the invention, the increase in accuracy, is achieved by providing the trigger mode of the level distributor both at the front and at the edge of the clock pulse. Another goal — an increase in reliability — is achieved by eliminating the possibility of uncertain conditions and the fate of elements of the device in races. To do this, the device containing the first shift register 1, the second shift register 2, element 3, trigger 4, synchronization bus 5, clock 6, output buses 7.1-7.N, which are respectively the outputs of the shift register 1, are additionally entered -trigger 8, the item EXCLUSIVE OR 9 and the item is NOT 10. 1 Il. (L

Description

Изобретение относится к импульсной технике, в частности к распределителям, и может быть использовано в автоматических устройствах электронной коммутации.The invention relates to a pulse technique, in particular to valves, and can be used in automatic electronic switching devices.

Цель изобретения - повышение точности, достигаемой за счет обеспечения режима срабатывания распределителя уровней как по фронту, так и по срезу синхронизирующего импульса, и повышения надежности за счет исключения возможности неопределенных состояний и участия элементов устройства в гонках.The purpose of the invention is to increase the accuracy achieved by ensuring the operation mode of the level distributor both along the front and along the slice of the synchronizing pulse, and to increase reliability by eliminating the possibility of uncertain states and the participation of device elements in racing.

На чертеже представлена функциональная схема распределителя уровней.The drawing shows a functional diagram of a level distributor.

Распределитель уровней содержит первый регистр 1 сдвига, второй регистр 2 сдвига, элемент И 3, триггер 4, шину 5 синхронизации, шину 6 тактирования, выходные шины 7.1-7.N, являющиеся выходами первого регистра 1 сдвига, D-триггер 8, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9, элемент НЕ 10. Выход триггера 4 соединен с D-входом второго регистра 2 сдвига, выход первого разряда которого соединен с D-bxoдом первого регистра 1 сдвига, а инверсный выход последнего разряда с R-входом триггера 4 и первьш входом элемента И 3, второй вход которого соединен с шиной 6 тактирования. Выход элемента НЕ 10 соединен с С-входом первого регистра 1 сдвига, а вход - с С-входом второго регистра 2 сдвига и выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9, первый вход которого соединен С шиной 5 синхронизации и D-входом D-триггера 8, а второй - с прямым выходом D-триггера 8, С-вход которого соединен с шиной 6 тактирования, выход элемента И 3 соединен с С-входом триггера 4.The level distributor contains the first shift register 1, the second shift register 2, the And 3 element, trigger 4, the synchronization bus 5, the clock bus 6, the output buses 7.1-7.N, which are the outputs of the first shift register 1, D-trigger 8, the EXCLUSIVE element OR 9, element NOT 10. The output of trigger 4 is connected to the D-input of the second shift register 2, the output of the first bit of which is connected to the D-input of the first shift register 1, and the inverse output of the last bit with the R-input of trigger 4 and the first input of AND 3, the second input of which is connected to the clock bus 6. The output of the element NOT 10 is connected to the C-input of the first shift register 1, and the input to the C-input of the second shift register 2 and the output of the EXCLUSIVE OR 9 element, the first input of which is connected to the synchronization bus 5 and the D-input of the D-trigger 8, and the second - with a direct output of the D-trigger 8, the C-input of which is connected to the bus 6 clock, the output of the element And 3 is connected to the C-input of the trigger 4.

Распределитель уровней работает следующим образом.The level distributor works as follows.

II

При включении напряжения питания состояние второго регистра 2 сдвига может быть произвольным. В случае присутствия логической единицы в последнем разряде второго регистра 2 сдвига уровень логического нуля с его инверсного выхода обнуляет по R-входу триггер 4, что соответствует поступлению сигнала логического нуля на D-вход второго регистра 2 сдвига.When the supply voltage is turned on, the state of the second shift register 2 can be arbitrary. In the case of the presence of a logical unit in the last bit of the second shift register 2, the logic zero level from its inverse output resets trigger 4 at the R-input, which corresponds to the input of a logical zero signal to the D-input of the second shift register 2.

В самом неблагоприятном случае за время поступления N импульсов по шине 5 синхронизации второй регистр 2 сдвига устанавливается в нулевое состояние. При этом сигнал логической единицы с инверсного выхода последнего разряда второго регистра -2 сдвига разрешает по R-входу установку триггера 4 в единичное состояние.In the worst case, during the arrival of N pulses on the synchronization bus 5, the second shift register 2 is set to zero. In this case, the signal of a logical unit from the inverse output of the last bit of the second shift register -2 allows the installation of trigger 4 into a single state at the R-input.

Нулевое состояние триггера 4 и второго регистра 2 сдвига является исходным для распределителя уровней. При подаче единичного сигнала по шине 6 тактирования срабатывает элемент И 3, и фронтом единичного сигнала с его выхода триггер 4 устанавливается в единичное состояние, что соответствует подаче уровня логической единицы на D-вход второго регистра 2 сдвига. Фронтом того же сигнала по шине 6 тактирования, если на шине 5 синхронизации присутствует уровень логической единицы, D-триггер 8 устанавливается в единичное состояние, а если на шине 5 синхронизации в этот момент присутствует уровень логического нуля, то D-триггер 8 устанавливается соответственно в нулевое состояние. При нулевом состоянии D-триггера 8 элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9 работает как повторитель и информация во второй регистр 2 сдвига записывается по фронту импульса синхронизации с шины 5 синхронизации, а если D—триггер 8 установлен в единичное состояние, информация во второй регистр Ί сдвига записывается по спаду импульса синхронизации с шины 5 синхронизации (элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9 работает как инвертор). Таким образом, информация во второй регистр 2 сдвига записывается либо по фронту импульса с шины 5 синхронизации, либо по срезу этого импульса, поэтому если тактирующий сигнал с шины 6 тактирования пришел при единичном состоянии на шине 5 синхронизации, информация во второй регистр 2 сдвига записывается по срезу того же синхроимпульса, в противном случае по фронту следующего импульса синхронизации по шине 5 синхронизации. Следовательно, предельное время ожидания устройства не превышает половину периода следования импульсов по шине 5 синхронизации. Сигнал логической единицы с выхода второго регистра 2 сдвига переписывается на D-вход первого регистра 1 сдвига срезом имз 1370771 ⁴ пульса синхронизации с выхода элемен- ции, шину тактирования, первый и втота ИСКЛЮЧАЮЩЕЕ ИЛИ 9 (инвертированного элементом НЕ 10), что соответствует появлению единичного сигнала на $ выходной шине 7.1.The zero state of the trigger 4 and the second shift register 2 is the initial one for the level distributor. When a single signal is supplied via the clock bus 6, the And 3 element is triggered, and the front of a single signal from its output, trigger 4 is set to a single state, which corresponds to supplying the level of a logical unit to the D-input of the second shift register 2. The front of the same signal on the clock bus 6, if the logical unit level is present on the synchronization bus 5, the D-trigger 8 is set to a single state, and if the logic zero level is present on the synchronization bus 5 at that moment, the D-trigger 8 is set respectively to zero state. When the D-trigger 8 is in the zero state, the EXCLUSIVE OR 9 element acts as a repeater and the information in the second shift register 2 is written along the edge of the synchronization pulse from the synchronization bus 5, and if the D-trigger 8 is set to a single state, the information in the second shift register Ί is recorded by the recession of the synchronization pulse from the synchronization bus 5 (the element EXCLUSIVE OR 9 works as an inverter). Thus, the information in the second shift register 2 is recorded either along the edge of the pulse from the synchronization bus 5, or along the slice of this pulse, therefore, if the clock signal from the clock bus 6 came with a single state on the synchronization bus 5, the information in the second shift register 2 is recorded by a cut of the same clock pulse, otherwise, along the edge of the next synchronization pulse on the synchronization bus 5. Therefore, the maximum waiting time of the device does not exceed half the pulse repetition period on the synchronization bus 5. The signal of a logical unit from the output of the second shift register 2 is copied to the D-input of the first shift register 1 with a cut-off of 1370771 ⁴ pulses of synchronization from the element output, clock bus, first and second EXCLUSIVE OR 9 (inverted by NOT 10 element), which corresponds to the appearance of a single signal on the $ output bus 7.1.

Через время, определяемое периодом следования импульсов по шине 5 синхронизации, на каждой выходной шинеAfter a time determined by the pulse repetition period on the synchronization bus 5, on each output bus

7.1...7.N возникает уровень логи- ю ческой единицы. После поступления N-ro импульса по шине 5 синхронизации происходит запись единицы в последний разряд второго регистра 2 сдвига, и инверсный нулевой уровень 15 блокирует элементы И 3, обнуляя триггер 4. Таким образом, точность работы распределителя импульсов в первом такте работы возрастает максимум в два раза за счет возможности срабаты-20 вания по фронту или срезу синхроимпульса в зависимости от момента прихода тактирующего сигнала.7.1 ... 7.N, the level of the logical unit arises. After the arrival of the N-ro pulse on the synchronization bus 5, one is recorded in the last bit of the second shift register 2, and the inverse zero level 15 blocks the And 3 elements, zeroing the trigger 4. Thus, the accuracy of the pulse distributor in the first cycle increases by a maximum of two times due to the possibility of triggering 20 on the front or cut of the clock pulse, depending on the moment of arrival of the clock signal.

Claims

The claims 25

A level distributor containing a trigger, an And element, a synchronization bus with a shift register, the outputs of the first shift register are connected to the output buses, the trigger output is connected to the D-input of the second shift register, the output of the first discharge of which is connected to the D-input of the first shift register, and the inverse the output of the last discharge with the R-input of the trigger and the first input of the And element, the second input of which is connected to the clock bus, characterized in that, in order to improve the accuracy and reliability of the device, a D-trigger is introduced into it, the element is EXCLUSIVE SCOPE OR and the NOT element, the output of which is connected to the C-input of the first shift register, and the input C-input of the second shift register and the output of the EXCLUSIVE OR element, the first input of which is connected to the synchronization bus and the D-input of the D-trsh-ger, and the second the input is with the direct output of the D-flip-flop, the C-input of which is connected to the clock bus, the output of the And element is connected to the C-input of the flip-flop, to the D-input of which voltage is supplied by the level of a logical unit.