SU1365364A1 - Устройство св зи с дельта-модул цией - Google Patents

Abstract

Изобретение относитс  к электросв зи и предназначено дл  высококачественного преобразовани  аналоговых сигналов в цифровой вид дп  последующей передачи цифрового потока по линии св зи и обратного преобразова1 и  в аналоговую форму. Целью изобретени   вл етс  повышение помехозащищенности путем устранени  ошибок аппроксимации , отношени  С/Ш восстанавливаемого сигнала. Устр-во состоит из передающей части I (кодера), приемной части 2 (декодера) и соедин ющего их канала св зи 3. .Кодер 1 содержит компаратор 4, регистр 5, блок эквивалентности 6, три элемента совпадени  7, 9, 12, инвертор 8, реверсив- ньй счетчик 10, кодопреобразователь 11, арифметико-логический блок (АЛЕ) 13, буферный регистр 14, ЦАП 15. Декодер 2 содержит регистр 20, блок экi (Л 00 О5 ел со О5 4

Description

вивалентности 21, три элемента совпадени  22, 24, 27, инвертор 23, реверсивный счетчик 25, кодопреобразователь 26, сумматор 28, АЛБ 29, буферный регистр 30, ЦАП 31, фильтр нижних, частот 32. Дл  обеспечени  цели на передающей стороне введены дешифратор макс, состо ни  счетчика

(ДМСС) 16, дешифратор нулевого состо ни -счетчика (ДНСС) 17, второй блок эквивалентности 18 и четвертьй элемент совпадени  19, а на приемной стороне введены ДМСС 33, ДНСС 34, блок эквивалентности 35, два элемента совпадени  36, 38 и компаратор 37, 4 ил.

1

Изобретение относитс  к электросв зи и предназначено дл  высококачественного преобразовани  аналоговых сигналов в цифровой вид дл  последующей передачи цифрового потока по линии св зи и обратного преобразовани  в аналоговую форму.

Целью изобретени   вл етс  повышение помехозащищенности путем устранени  ошибок аппроксимации, отношени  сигнал/шум восстанавливаемого сигнала .

На фиг.1 приведена блок-схема устройства св зи с дельта-модул цией; на фиг.2 - 4 - временные диаграммы, по сн ющие принцип работы устройства .

Устройство св зи с дельта-модул цией состоит из передающей час ти 1 (кодера), приемной части 2 (декодера) и соедин ющего,их канала 3 св зи. Кодер 1 содержит компаратор 4, регистр 5, первый блок 6 эквивалентности , первый элемент 7 совпадени , инвертор 8, второй элемент 9 совпадени , реверсивный счетчик 10, кодопреобразователь 11, третий элемент 12 совпадени , арифметико-логический блок (АЛБ) 13, буферньй регистр (БР) 14, цифроаналоговый преобразователь (ЦАП) 15, дешифратор 16 максимального состо ни  счетчика (ДМСС), дешифратор 17 нулевого состо ни  счетчика (ДНСС), второй блок 18 эквивалентности , четвертый элемент 19 совпадени .

Декодер 2 содержит регистр 20, первый блок 21 эквивалентности, первый элемент 22 совпадени , инвертор 23, второй элемент 24 совпадени , реверсивный счетчик 25, кодопреобразователь 26, третий элемент 27 совпадени , сумматор 28, АЛБ 29, БР 30, ЦДЛ

31, фильтр нижних частот (ФНЧ) 32, ДМСС 33, ДНСС 34, второй блок 35 эквивалентности , четвертый элемент 36

совпадени , компаратор 37, п тьш элемент 38 совпадени  и делитель 39 частоты .

Предлагаемое устройство работает следующим образом.

Аналоговый сигнал Uj)t(t) поступает на первый вход компаратора 4 и сравниваетс  с аппроксимирующим сигналом Ua(t), поступающим на второй вход компаратора 4 с выхода ЦАП 15 в peзультате обработки входного сигнала на предыдущем тракте. Сигнал с выхода компаратора 4 поступает на вход регистра 5,на первом выходе которого формируетс  выходна  дельта-модулированна  (ДМ), импульсна  последовательность y(t). Продвига сь далее по регистру 5, три последних бита импульсной последовательности y(t) подаютс  на блок эквивалентности 6, ,на

выходе которого по вл етс  единица св кий раз, когда в импульсной последовательности y(t) присутствует трехэлементна  пачка единичных либо нулевых символов. Если же пачка отсутствует , то на выходе блока 6 эквивалентности присутствует нуль.

Сигнал с выхода блока 6 эквивалентности через элемент 7 совпадени  в пр мом виде подаетс  на вход пр мого счета реверсивного счетчика 10, а в инверсном виде через инвертор 8 и элемент 9 совпадени  - на вход обратного счета реверсивного счетчика 10. На вторые входы элементов 7 и 9 совпадени  подаетс  тактова  последовательность U(t), в результате чего длинные (телеграфные) импульсы, поступающие на первые входы этих схем.

преобразуютс  в короткие импульсы-на их выходах. Таким образом, при по влении пачек единичных либо нулевых символов в импульсной последовательности y(t) на вход пр мого счета реверсивного счетчика 10 подаютс  короткие импульсы, число которых зависит от количества трех элементных пачек символов, увеличивающие состо ние счетчика от нулевого до максимального . Причем, комбинаци  четырех одинаковых символов, например 1111, расцениваетс  как две пачки. Как только в последовательности y(t) по вл ютс  различные импульсы, коротки импульсы поступают на вход обратного счета реверсивного счетчика; 10 и

Цифровой код с выхода реверсивного

уменьшают его состо ние.

Код на выходе реверсивного счетчи-2о счетчика 10 подаетс  на вход кодопре- ка 10 определ ет необходимую величину рбразовател  11, с выхода которого шага квантовани . Следовательно, при

через элемент 12 совпадени  на первые входы АЛБ 13 подаетс  в цифровом виде информаци  о величине шага квантова- 25 ни  в соответствии с заложенным в структуре кодопреобразовател  11 законом компандировани , При наличии в цифровой последовательности y(t) сигнала логического О АЛБ 13 уменьшаотсутствии пачек в последовательности y(t) величина шага квантовани , уменьшаетс  до минимально возможной. Однако вследствие циклического перехода реверсивного счетчика 10 из минимального состо ни  в максимальное возникают значительные шумы свободно-

35

40

го канала. Описанна  ситуаци  по сн - зо ет цифровой код, выставленный на преетс  диаграммой на фиг. 2, где ) входной сигнал дельта-кодера; U(t) сигнал аппроксимации в предлагаемом .устройстве; U(t) - сигнал аппроксимации в известном устройстве; U.(t) - сигнал на выходе дополнительного компаратора; и„ - верхнее пороговое напр жение дополнительного компаратора; Un.M - нижнее пороговое напр жение дополнительного компаратора.

Дп  устранени  шумов свободного канала введен ДНСС 17, который подключен к выходу реверсивного счетчика 10. При наличии на выходе реверсивного счетчика 10 кода, соответствую- 45 щего его нулевому состо нию: ДНСС 17 выставл ет сигнал запрета на третий вход элемента 9 совпадени , в результате чего подача коротких импульсов на вход обратного счета реверсивного счетчика 10 прекращаетс  и циклический переход в максимальное состо ние становитс  невозможным.

При наличии в импульсной последо-. - вательности y(t) пачек большой длины, gg вход, может возникнуть циклический переход реверсивного счетчика 10 из максимального состо ни  в нулевое при его переполнении , что приводит к по влению

50

дьщущем такте на величину, задаваемую кодопреобразователем 1, а при наличии в цифровой последовательности

y(t) сигнала логической 1 - увеличивает на ту же величину. Дл  этого на управл ющий вход АЛБ 13 подаетс  цифрова  последовательность y(t) с первого выхода регистра 5. На вторые входы АЛБ 13 с выходов буферного регистра 14 подаетс  цифровой код, со- соответствующий величине напр жени  аппроксимации на предыдущем такте. Дп  защиты от ошибок аппроксимации на границах динамического диапазона, возникающих в АЛБ 13, входы m старших разр дов из общего числа выходов п АЛБ 13 заведены на блок эквивалентности 18, где . Число разр дов п - m зависит от величины максимального шага квантовани , формируемого кодопреобразователем 11. Каждый и m разр дов блока эквивалентности 18 сравниваетс  с битом последовательности y(t), поступающей на ее второй

и в случае их эквивалентности через элемент 19 совпадени  на второй вход элемента 12 совпадени  поступает сигнал логического О. В результате этого на первые входы АЛБ 13

шумов, вызванных перегрузкой по крутизне , в выходном сигнале. Описанна  ситуаци  по сн етс  диаграммой на

фиг.З. Дл  борьбы с описанными шумами и расширени  динамического диапазона дельта-кодека к выходу реверсивного счетчика 10 подключен ДМСС 16, которьп при по влении на выходе реверсивного счетчика 10 кода, соответствующего его максимальному состо нию , на третий вход элемента совпадени  7 выставл ет сигнал запрета, в результате чего, подача коротких импульсов на вход пр мого счета реверсивного счетчика 10 прекращаетс  и циклический переход в нулевое состо ние становитс  невозможным.

Цифровой код с выхода реверсивного

счетчика 10 подаетс  на вход кодопре- рбразовател  11, с выхода которого

через элемент 12 совпадени  на первые входы АЛБ 13 подаетс  в цифровом виде информаци  о величине шага квантова- ни  в соответствии с заложенным в структуре кодопреобразовател  11 законом компандировани , При наличии в цифровой последовательности y(t) сигнала логического О АЛБ 13 уменьша5

0

5

g вход,

0

дьщущем такте на величину, задаваемую кодопреобразователем 1, а при наличии в цифровой последовательности

y(t) сигнала логической 1 - увеличивает на ту же величину. Дл  этого на управл ющий вход АЛБ 13 подаетс  цифрова  последовательность y(t) с первого выхода регистра 5. На вторые входы АЛБ 13 с выходов буферного регистра 14 подаетс  цифровой код, со- соответствующий величине напр жени  аппроксимации на предыдущем такте. Дп  защиты от ошибок аппроксимации на границах динамического диапазона, возникающих в АЛБ 13, входы m старших разр дов из общего числа выходов п АЛБ 13 заведены на блок эквивалентности 18, где . Число разр дов п - m зависит от величины максимального шага квантовани , формируемого кодопреобразователем 11. Каждый и m разр дов блока эквивалентности 18 сравниваетс  с битом последовательности y(t), поступающей на ее второй

и в случае их эквивалентности через элемент 19 совпадени  на второй вход элемента 12 совпадени  поступает сигнал логического О. В резульвход ,

тате этого на первые входы АЛБ 13

выставл етс  нулевой код, что соответствует отсутствию, приращени  аппроксимирующего сигнала Ua(t). Выход АЛБ 13 подаютс  на входы тактирующег БР 1 Л дл  сохранени  состо ни  выходов АЛБ 13 в течение такта.

Сигнал с выходом БР 14 в виде параллельного кода подаетс  на ЦАП 15, на выходе которого формируетс  аппроксимирующий сигнал Ug (t) , пос.ту- пающий на второй вход компаратора 4 дн  сравнени  на следующем такте с входным сигналом U(t) .

Первьй выход регистра 5 подключён к выходу кодера 1, который с свою очередь через канал 3 св зи подключен к входу декодера 2.

Функциональное назначение блоков декодера 2: регистра 20, блока 21 эквивалентности , элемента 22 совпаде- - ни , .инвертора 23, элемента 24 совпа дени , реверсивного счетчика 25, кодопреобразовател  26, элемента 27 совпадени , АЛБ 29, БР 30, ЦАП 31, даСС 33, ДНСС 34, блока 35 эквивалентности элемента 36 совпадени  и св зи между ними соответствуют функциональному назначению и св з м аналогичных блоков кодера 1. Выход ЦАП 31 .через ФНЧ 32 подключен к выходу приемной части.

Главным отличием схемы декодера 2 от схемь кодера 1  вл етс  введение утечки в цифровой интегратор декодера . Дело в том, что при передаче но линейному тракту цифровые посылки сигнала ДМ под действием помех могут

Устройство св зи с дельта-модул цией , содержащее на передающей стороне последовательно соединенные компаратор , первый вход которого  вл етс  входом устройства св зи с дельта-модул цией , регистр, первый блок эквивалентности , первый элемент совпадени , реверс ивный счетчик, к второму входу которого подключен выход первого блока эквивалентности через Ттосле довательно соединенные инвертор и второй элемент совпадени , кодопреобразователь , третий элемент совп,аде- ни , арифметико-логический блок, буферный регистр, выходы которого подисказитьс : вместо сигнала логической 40 ключены к вторым входам арифметико- ..«„-,, и.,, ... „.,„,.„„ „«..„„ логического блока, и цифроаналоговый

преобразователь, выход которого подключен к второму входу компаратора, при этом второй вход регистра, тре45 тий вход первого элемента совпадени , вторые входы второго элемента совпадени  и буферного регистра  вл ютс  тактовым входом передающей стороны устройства св зи с дельта-модул цией,

50 выходом которого  вл етс  третий выход регистра, подключенный к управл ющему входу арифметико-логического блока, а на приемной стороне - последовательно соединенные регистр, пер55 вый вход которого  вл етс  входом приемной стороны устройства св зи с дельта-модул цией, первый блок эквивалентности , первьп элемент совпадени , реверсивный счетчик, к второму

может быть прин т сигнал логического о и наоброт. Така  трансформаци  посылок ведет к по влению ошибок при восстановлении сигнала в декодере . Причем искажени  любой кодовой посылки сказываютс  на амплитуде и форме восстанавливаемого сигнала во все моменты времени, следующие за этой посьшкой. С течением времени происходит накопление ошибок и растут искажени  восстанавливаемого сигнала . К аналогичному эффекту приводит рассогласование в начальной установке и сбои под действием помех в работе некоторых однотипных блоков кодера и декодера, обладающих пам тью.

Дп  устранени  этих недостатков в устройство введен компаратор 37,вход которого соединен с выходом ПАП 31.

Компаратор 37 представл ет собой компаратор с окном (фиг.4). Тактовый вход декодера 2 через делитель 39 частоты подключен к второму входу элемента 38 совпадени , первый вход которого соединен с выходом компаратора 37. Сигнал с выхода элемента 38 совпадени  частотой , где k - коэффици0 ент делени  делител  39 частоты,подключен к второму входу сумматора 28, коЪорьш уменьшает на ь аждом k такте код, сформированньш кодопреобразователем 26, на единицу, если на выходе

5 компаратора 37 формируетс  сигнал логической 1, обусловленньш тем, что сигнал апп|эоксимации Ид (t) на выходе

Claims (1)

1. ЦАП 31 находитс  вне окна дополнительного компаратора 37. Ширина ок- 0 на определ етс  величиной минимального сГчага квантовани  д , и прин та равной 3 и мин Формула изобретени 

   Устройство св зи с дельта-модул цией , содержащее на передающей стороне последовательно соединенные компаратор , первый вход которого  вл етс  входом устройства св зи с дельта-модул цией , регистр, первый блок эквивалентности , первый элемент совпадени , реверс ивный счетчик, к второму входу которого подключен выход первого блока эквивалентности через Ттосле довательно соединенные инвертор и второй элемент совпадени , кодопреобразователь , третий элемент совп,аде- ни , арифметико-логический блок, буферный регистр, выходы которого под5

   0

   5

   0 ключены к вторым входам арифметико- логического блока, и цифроаналоговый

   входу которого подключен выход первого блока эквивалентно сти через последовательно соединенные инвертор и второй элемент совпадени , кодопреобразователь , третий элемент совпадени , сумматор, арифметико-логический блок, буферный регистр выходы которого подключены к вторым входам арифметико-логического блока, к управл юще- ig второй вход регистра, дешифратор макму входу которого подключен третий выход регистра, цифроаналоговый преобразователь и фильтр нижних частот, выход которого  вл етс  выходом приемной стороны устройства св зи с дельта-модул цией, тактовым входом которой  вл ютс  второй вход регистра , третий вход первого элемента совпадени , вторые входы второго элемента совпадени  и буферного регистра, отличающеес  тем, что, с целью повышени  помехозащищенности путем устранени  ошибок аппроксимации , на передающей стороне введены дешифратор максимального состо ни  счетчика, выход которого подключен к третьему входу первого элемента совпадени , дешифратор нулевого состо ни  счетчика, выход которого подключен к третьему входу второго эле- мента совпадени , а к входам дешифратора максимального состо ни  счетчика и дешифратора нулевого состо ни  счетчика подключены выходы реверсивного счетчика, при этом выходы ариф- метико-логического блока через введенные последовательно соединенные второй блок эквивалентности, к второму входу которого подключен третий выход регистра, и четвертьй элемент совпадени  подключены к второму входу третьего элемента совпадени , а на приемной стороне введены делитель частоты, к входу которого подключен

   симального состо ни  счетчика, выход которого подключен к третьему входу первого элемента совпадени , дешифратор нулевого,состо ни  счетчика, выход которого подключен к третьему входу второго элемента совпадени , а выходы реверсивного счетчика подключены к входам дешифратора максимального состо ни  счетчика и дешифратора нулевого состо ни  счетчика,

   при этом выход буферного регист- 1 ра подключен к второму входу сумматора через введенные последовательно соединенные компаратор и п тый элемент совпадени , к второму входу которого подключен выход делител  частоты, последовательно соединенные второй блок эквивалентности, к первы и второму входам которого подключены соответственно выходы арифметико-логического блока и третий выход регистра , и четвертый элемент совпадени , выход которого подключен к второму входу третьего элемента совпадени .

   -,

   ,lt)

   tfaft)

   Фиг.г

   UoUli

   фиг.З