SU1363477A1 - Устройство дл подсчета числа единиц - Google Patents
Устройство дл подсчета числа единиц Download PDFInfo
- Publication number
- SU1363477A1 SU1363477A1 SU864021808A SU4021808A SU1363477A1 SU 1363477 A1 SU1363477 A1 SU 1363477A1 SU 864021808 A SU864021808 A SU 864021808A SU 4021808 A SU4021808 A SU 4021808A SU 1363477 A1 SU1363477 A1 SU 1363477A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- cell
- information processing
- information
- node
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл контрол двоичной информации. Целью изобретени вл етс увеличение быстродействи . Устройство содержит информационные входы I, сумматоры 2, полусумматоры 3, узлы 4 обработки информации, информационные выходы 5. 1 ил. т .П| . III I 1-41 I I - ,1 I н -nil JUL П (Л z W
Description
1
Изобретение относитс к вычислительной технике и может быть использовано дл контрол двоичной информации а
Цель изобретени - увеличение быстродействи устройства.
На чертеже представлена схема устройства при числе входов устройства , равном шестнадцати.
Устройство содержит информационные входы 1, сумматоры 2, полусумматоры 3, узлы 4 обработки информации и информационные выходы 5.
Устройство работает следующим образом .
На входы 1 подаетс двоичньй код, число единиц в котором необходимо определить. Соответствующие двоич ные сигналы поступают на входы сумматоров 2 первой чейки первого узла обработки, затем сигналы с информационных выходов сумматоров 2 поступают вместе с необработанными в первой чейке сигналами на входы сумматоров второй чейки и т.д. На информационном выходе последнего сумматора 2 или полусумматора 3 узла 4 обработки информации формируетс сигнал, соответствующий значению первого разр да кода числа единиц .
Сигналы переносов сумматоров 2 и полусумматоров 3 данного узла 4 обработки информации обрабатьшаютс аналогичным образом в следующем зле 4 обработки информации. Согласно описанному формируютс сигналы, соответствующие значени м последующих разр дов кода .числа единиц.
Claims (1)
- Формула изобретениУстройство дл подсчета числа единиц, содержащее узлы обработки информации, состо щие из чеек суммиСоставитель О.Неплохов Редактор. А,Огар Техред Л.Сердюкова Корректор М.МаксимишинецЗаказ 6380/54 . Тираж 900 - Подписное ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д,4/5Производственно-полиграфическое предпри тие, г Ужгород, ул. Проектна , 4634772, ровани , кажда из которых при , п - число входов чейки, содержит п/З сумматоров, при п 2,- полусумматор, входы сумматоров или полусумматора вл ютс первыми входами чейки, информационные выходы сумматоров и второй вход каждой чейки узла обработки инфо15мации,10 кроме последней, вл ютс входами следующей чейки данного узла обработки информации, информационный выход сумматора или полусумматора последней чейки каждого узла обра1f . ботки информации, кроме последнего, вл етс первым информационным выходом узла обработки информации, информационный выход и выход переноса сумматора или полусумматора пос20 леднего узла обработки информации вл ютс соответственно первым и вторым информационными выходами последнего узла обработки информации, входы первой чейки первого узла25 обработки информации вл ютс информационными входами устройства, выходы переноса сумматоров и полусумматора всех чеек узла обработки информации , кроме последнего, вл ют30 с входами первой чейки следующего узла обработки информации, отличающеес тем, что, с целью увеличени быстродействи при п - n/3j 2 + 1, кратном35 трем, в чейку введен дополнительно полусумматор, входы которого вл ютс вторыми входами чейки, информационный выход - одним из входов следующей чейки данного узла40 обработки информации, а выход переноса - одним из входов первой чейки следующего узла обработки информации , при 2 + 1, не кратном трем, вторые- входы чей45 ки вл ютс соответствующими входами следующей чейки данного узла обработки информации.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864021808A SU1363477A1 (ru) | 1986-02-07 | 1986-02-07 | Устройство дл подсчета числа единиц |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864021808A SU1363477A1 (ru) | 1986-02-07 | 1986-02-07 | Устройство дл подсчета числа единиц |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1363477A1 true SU1363477A1 (ru) | 1987-12-30 |
Family
ID=21221461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864021808A SU1363477A1 (ru) | 1986-02-07 | 1986-02-07 | Устройство дл подсчета числа единиц |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1363477A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2522875C2 (ru) * | 2012-05-24 | 2014-07-20 | федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) | Устройство для определения количества единиц в упорядоченном двоичном числе |
-
1986
- 1986-02-07 SU SU864021808A patent/SU1363477A1/ru active
Non-Patent Citations (1)
Title |
---|
Фостер К. Ассоциативные параллельные процессоры. М.: Энергоиэдат, 1981, фиг.7.16. * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2522875C2 (ru) * | 2012-05-24 | 2014-07-20 | федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) | Устройство для определения количества единиц в упорядоченном двоичном числе |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0171805A2 (en) | High speed digital arithmetic unit | |
NO891934L (no) | Noekkelstroemgenerator for dataomkastning ved dynamisk tilbakekobling. | |
WO1990010903A1 (en) | Serial data receiving circuit | |
SU1363477A1 (ru) | Устройство дл подсчета числа единиц | |
JPS5592054A (en) | Unique word detection circuit | |
SU1357952A1 (ru) | Квадратор | |
US3586845A (en) | Binary full adder utilizing operational amplifiers | |
SU1256019A1 (ru) | Устройство дл делени | |
SU1363188A1 (ru) | Параллельный сумматор | |
SU1256017A1 (ru) | Устройство дл сложени в избыточной системе счислени | |
US5239499A (en) | Logical circuit that performs multiple logical operations in each stage processing unit | |
SU1238056A1 (ru) | Устройство дл сравнени @ -разр дных двоичных чисел | |
SU1218379A1 (ru) | Устройство дл выделени экстремального из @ , @ -разр дных двоичных чисел | |
SU1291973A1 (ru) | Устройство дл делени | |
SU824192A1 (ru) | Устройство дл сравнени чисел | |
SU911510A1 (ru) | Устройство дл определени максимального числа | |
SU1465879A1 (ru) | Устройство дл нормализации и округлени чисел с плавающей зап той | |
SU726527A1 (ru) | Устройство дл сравнени чисел | |
SU864280A1 (ru) | Устройство дл сравнени двух п-разр дных чисел | |
SU1580349A1 (ru) | М-разр дный комбинационный сумматор | |
SU1327122A1 (ru) | Устройство дл выделени выборочной медианы из @ чисел | |
SU1259245A1 (ru) | Устройство дл определени экстремального из @ -разр дных двоичных чисел | |
SU1247861A1 (ru) | Устройство дл нормализации избыточных кодов | |
SU1244663A1 (ru) | Устройство дл вычислени тангенса | |
SU1348819A1 (ru) | Устройство дл выделени многоразр дного кода |