SU1336112A1

SU1336112A1 - Storage unit employing mos-transistors

Info

Publication number: SU1336112A1
Application number: SU864049181A
Authority: SU
Inventors: Виктор Ильич Варшавский; Наталья Михайловна Кравченко; Вячеслав Борисович Мараховский; Борис Соломонович Цирлин
Original assignee: Ленинградский электротехнический институт им.В.И.Ульянова (Ленина)
Priority date: 1986-04-07
Filing date: 1986-04-07
Publication date: 1987-09-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл построени оперативных запоминаю- ш,их устройств. Цель изобретени - повышение быстродействи устройства. Поставленна цель достигаетс за счет введени в устройство разр дного коммутатора, выполненного на транзисторах 10 и 11, элементов И-ИЛИ-НЕ 12 и 13, элемента И-НЕ 14, инвертора 15 с соответствующими св з ми. Перечисленные элементы позвол ют осуществл ть индикацию моментов окончани переходных процессов в устройстве . В результате возможна асинхронна организаци работы устройства. 1 ил. (Л со 00 О5The invention relates to computing and can be used to build operational memories of their devices. The purpose of the invention is to increase the speed of the device. This goal is achieved by introducing into the device a bit switch made of transistors 10 and 11, AND-OR-HE elements 12 and 13, AND-HE element 14, and inverter 15 with appropriate connections. These elements allow the indication of the end points of transients in the device. As a result, asynchronous organization of the device operation is possible. 1 il. (L from 00 O5

Description

Изобретение относитс к вычислительной технике и может быть использовано дл построени оперативных запоминающих устройств.The invention relates to computing and can be used to construct random access memory devices.

Цель изобретени - повышение быстродействи и надежности устройства.The purpose of the invention is to increase the speed and reliability of the device.

На чертеже приведена схема запоминающего устройства.The drawing shows a diagram of a storage device.

Устройство содержит чейки 1 пам ти, первую 2 и вторую 3 группы элементов выборки, нагрузочные элементы на транзисторах 4-7, элементы 8 и 9 записи. Кроме того, имеетс разр дный коммутатор на транзисторах п-типа 10 и 11, элементы И-ИЛИ-НЕ 12 и 13, элемент И-НЕ 14 и инвертор 15.The device contains 1 memory cells, the first 2 and second 3 groups of sampling elements, the load elements on transistors 4-7, elements 8 and 9 of the record. In addition, there is a bit switch on n-type transistors 10 and 11, AND-OR-HE elements 12 and 13, AND-HE element 14 and inverter 15.

Разр дные щины 16 и 17 вл ютс информационными выходами устройства, а адресные шины 18 - входами выборки устройства. Затворы транзисторов 8 и 9 вл ютс информационными входами 19 и 20 устройства. Выход инвертора 15 вл етс выходом 21 индикации срабатывани устройства , первый вход третьей группы И второго элемента И-ИЛИ-НЕ 13 вл етс входом управлени считыванием устройства, а вход второй группы И первого элемента И-ИЛИ-НЕ 12 вл етс входом управлени записью устройства.The bit sizes 16 and 17 are the information outputs of the device, and the address buses 18 are the inputs of the device. The gates of transistors 8 and 9 are device information inputs 19 and 20. The output of the inverter 15 is the output of the device operation indication 21, the first input of the third group AND the second element AND-OR-NOT 13 is the input of the read control of the device, and the input of the second group AND of the first element AND-OR-12 is the input of the write control of the device .

Запоминающее устройство работает следующим образом.The storage device operates as follows.

В режиме хранени на адресные шины 18 всех чеек 1 подаетс низкий потенциал, закрывающий транзисторы 2 и 3, на вход 22 управлени считыванием устройства также подаетс низкий потенциал. Кроме того, на вход 23 управлени записью устройства подаетс высокий потенциал, в результате чего на выходе элемента 12 имеетс низкий потенциал, закрывающий транзисторы 10 и 11. Таким образом, в режиме хранени на щина.х 16 и 17 устанавливаетс высокий потенциал, и в результате на выходе элемента 14 имеетс низкий потенциал, на выходе элемента 13 - высокий потенциал, а на выходе инвертора 15 и выходе 21 устройства - низкий потенциал , что свидетельствует о завершении переходных процессов в этом режиме.In the storage mode, a low potential is applied to the address buses 18 of all the cells 1, covering the transistors 2 and 3, and a low potential is also applied to the read control input 22 of the device. In addition, a high potential is supplied to the recording control input 23, which results in a low potential at the output of the element 12, covering the transistors 10 and 11. Thus, in the storage mode, the x.x 16 and 17 set a high potential, and as a result At the output of element 14 there is a low potential, at the output of element 13 - a high potential, and at the output of the inverter 15 and the output 21 of the device - a low potential, which indicates the completion of transients in this mode.

В режиме чтени информации из чейки 1 на ее адресную шину 18 подаетс высокий потенциал, открывающий транзисторы 2 и 3, и низкий потенциал с первого или второго выхода этой чейки 1 поступает на шину 16 или 17. Одновременно подаетс высокий потенциал на вход 22 устройства. После того, как на выходе элемента 14 по витс высокий потенциал, на выходе элемента 13 по витс низкий потенциал, а затем на выходе инвертора 15 и выходе 21 устройства по витс высокий потенциал, что вл етс признаком завершени переходных процессов в этом режиме .In the mode of reading information from cell 1, high potential is supplied to its address bus 18, which opens transistors 2 and 3, and low potential from the first or second output of this cell 1 is fed to bus 16 or 17. At the same time, high potential is applied to input 22 of the device. After the potential reaches a high potential at the output of the element 14, a low potential turns out at the output of the element 13, and then a high potential appears at the output of the inverter 15 and the device output 21, which indicates the completion of transients in this mode.

В режиме записи информации в чейку 1 на ее адресную шину 18, как и а предыдущем случае, подаетс высокий потенциал , открывающий транзисторы 2 и 3, иIn the mode of recording information in cell 1, its address bus 18, as in the previous case, is supplied with a high potential, which opens transistors 2 and 3, and

низкий потенциал с первого или второго выхода этой чейки 1 поступает на шину 16 или 17. Одновременно с этим на информационные входы 19 и 20 устройства выставл етс записываема информаци , т. е. на один из них подаетс высокийthe low potential from the first or second output of this cell 1 goes to the bus 16 or 17. At the same time, the information inputs 19 and 20 of the device are set to record information, i.e. high

потенциал, а на другой - низкий потенциал , в результате чего открываетс один из транзисторов 8 или 9. Кроме того, на выход 23 управлени записью устройства подаетс низкий потенциал. По вление the potential and the other a low potential, as a result of which one of the transistors 8 or 9 opens. In addition, a low potential is supplied to the device control output 23. By appearance

5 низкого потенциала на шине 16 или 17 приводит к тому, что на выходе элементов 12 и 14 по вл етс высокий потенциал . Если информаци , установленна на информационных входах 19 и 20 устройства , совпадает с ранее записанной5, a low potential on bus 16 or 17 causes a high potential to appear at the output of elements 12 and 14. If the information set on the information inputs 19 and 20 of the device coincides with the previously recorded

0 в чейку 1, то изменени состо ни последней не происходит, и после того, как на выходе элементов 12 и 14 по витс высокий потенциал, на выходе элемента 13 по витс низкий потенциал, а затем на вы5 ходе инвертора 15 и выходе 21 устройства - высокий потенциал, что вл етс признаком завершени переходных процессов . Если же информаци , установленна на информационных входах 19 и 20 устройства , противоположна ранее записанной0 to cell 1, then the state of the latter does not change, and after the output potential of elements 12 and 14 is high, the output potential of element 13 is low, and then you output the inverter 15 and the output 21 of the device high potential, which is a sign of the completion of transients. If the information installed on the information inputs 19 and 20 of the device is opposite to the previously recorded

0 в чейку 1, то происходит переключение последней. При этом, несмотр на высокий потенциал на выходе элементов 12 и 14, переключени элемента 13 не произойдет до тех пор, пока в чейке 1 не установитс требуемое состо ние. В этом слу50 to cell 1, then the last switch occurs. In this case, despite the high potential at the output of the elements 12 and 14, the switching of the element 13 will not occur until the required state is established in the cell 1. In this case,

чае сначала на обеих шинах 16 и 17 по 5tea first on both tires 16 and 17 by 5

витс низкий потенциал: на одной из-за того, что высокий потенциал на информационном входе 19 или 20 открывает транзистор 8 или 9, а на другой - из-за того, что через открытый транзистор 2Wits low potential: on one due to the fact that high potential at information input 19 or 20 opens the transistor 8 or 9, and on the other - due to the fact that through the open transistor 2

или 3 поступает низкий потенциал с первого или второго выхода чейки 1. Затем , когда информаци запишетс в чейку 1, на одной из шин 16 или 17 восстановитс высокий потенциал. Только после этого на выходе элемента 13 по витс низкий потенциал, а на выходе инвертора 15 и выходе 2 устройства - высокий потенциал . or 3 a low potential is received from the first or second output of cell 1. Then, when information is recorded in cell 1, a high potential is restored on one of the tires 16 or 17. Only after this, the output potential of element 13 leads to a low potential, and the output potential of the inverter 15 and output 2 of the device is high.

В предлагаемом устройстве признаком завершени переходных процессов в режимеIn the proposed device, a sign of the completion of transients in the mode

0 записи или чтени вл етс по вление высокого потенциала на управл ющем выходе устройства, в режиме хранени - по вление на нем низкого потенциала. Этот сигнал по вл етс по окончании реальных переходных процессов при любых величинах0 writing or reading is the appearance of a high potential at the control output of the device; in the storage mode, the appearance of a low potential on it. This signal appears at the end of the actual transient processes at any magnitude.

5 задержек транзисторов.5 transistors delay.

Таким образом, в предлагаемом устройстве индицируютс моменты окончани переходных процессов во всех режимах.Thus, in the proposed device, the end points of transients in all modes are indicated.

что позвол ет организовать работу запоминающего устройства по реальным задержкам его транзисторов, а следовательно, повысить его быстродействие и надежность.which allows organizing the work of the storage device according to the real delays of its transistors and, consequently, increasing its speed and reliability.

Claims

Invention Formula

A storage device on MOS transistors containing K memory cells, where K is the information capacity of the device, two groups of K sample elements made on n-type transistors, the first and second outputs of the i-th memory cell, where are connected with the sources of the transistors ix of the first and second groups of sample elements, respectively, whose gates are connected to the corresponding address buses of the device, the drains of the transistors of the first and second sample elements of the group are connected to the first and second bit buses of the device, respectively are information outputs of the device, two load cells consisting of transistors of n-type and p-type, whose sources are connected to the device power bus and connected to the gates of n-type transistors, load elements whose gates of p-type transistors are connected to the zero bus the potential of the device, the bit bus of which is connected to the drain of the transistors of the p-type and p-types of the first and second load elements, respectively, two recording elements made on the transistors of the n-type, the gates of which are information device inputs, and the sources are connected to the device potential bus, characterized in that, in order to

0

increase the speed and reliability of the device, it introduced two elements AND-OR-NOT element AND-NOT. an inverter and a bit switch made on two n-type transistors, the racks of which are connected to the first and second bit buses of the device, respectively, are connected to the drain of the first and second recording elements, respectively, and the gates are connected to the output of the first AND-OR element NOT and with the first inputs of the first and second groups AND the second element AND-OR-NOT, the second inputs of the first and second groups AND of which are connected to the gates of the transistors of the first

5 and the second recording elements, respectively, and the third inputs of the first and second groups AND are connected to the second and first bit buses of the device, respectively, the output of the second AND-OR-NOT element is connected to the input of the inverter, the output of which is the output indication of the device's operation and connected to the first input of the third group AND the second element AND-OR-NOT, the first input of the fourth group AND of which is the control input of the readout of the device, the fourth inputs of the first and second groups AND and the second inputs of the third and fourth groups AND the second element nta AND-OR-NOT connected to the output of the element AND-NOT, whose inputs are connected respectively to the first and second inputs of the first group AND of the first element AND-OR-NOT and respectively to the first and second bit buses of the device, the input of the second group AND the first The AND-OR-NOT element is the device's control input.

0