SU1336110A1 - Матричный накопитель дл электрорепрограммируемого запоминающего устройства - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к созданию перепрограммируемых запоминающих устройств, способных сохран ть информацию после отключени  питающего напр жени . Целью изобретени   вл етс  повышение надежности и времени хранени  информации . Поставленна  цель достигаетс  за счет того, что в каждом столбце затворы вторых адресных МДП-транзисто- ров подключены к соответствующей щине выборки столбца. Ячейки пам ти организованы в матрицу таким образом, что управление адресными МДП-транзисторами можно осуществл ть одним вдоль строки, а другим вдоль столбца. Одновременно с новой конструкцией осуществл етс  новый способ управлени  матрицей, позвол ющий организовать работу схемы на двух логических состо ни х, характеризующихс  встроенным и индуцированным каналами запоминающего транзистора. 3 ил. ё (Л со 00 05

Description

Изобретение относитс  к вычислительной технике, в частности к созданию электрически перепрограммируемых запоминающих устройств (ЗППЗУ), способных сохран ть информацию после отключени  питающего напр жени .

Цель изобретени  - повышение надежности и времени хранени  информации.

На фиг. 1 представлен вариант принципиальной электрической схемы фрагмента предлагаемого накопител ; на фиг. 2 - пример топологии этого фрагмента; на фиг. 3 - график входных характеристик элемента пам ти в первом и втором логических состо ни х.

Накопитель содержит  чейки 1 пам ти, состо щие из последовательно соединенных первого адресного МДП-транзистора 2, запоминающего транзистора 3 со структурой типа МД|Д2П и второго адресного МДП- транзистора 4. Истоки транзисторов 2 и стоки транзисторов 4 объединены в каждой строке соответствующими разр дными щи- нами 5 и 6, которые  вл ютс  общими с аналогичными шинами смежных строк накопител .

В каждой строке накопител  затворы транзисторов 2 объединены шиной 7 выборки строки, в каждом столбце затворы запоминающих транзисторов 3 объединены программируюихей шиной 8, затворы вторых адресных МДП-транзисторов 4 подключены к одной из двух тин 9 и 10 выборки столбца, кажда  из которых  вл етс  общей дл  двух смежных столбцов, причем затворы транзисторов 4 смежных  чеек, строки которых соединены с общей разр дной щиной 6, подключены к различным щинам выборки столбца.

Данна  электрическа  схема накопител  ЭППЗУ благодар  возможности независи.мо- го от запоминающего транзистора 3 управлени  транзисторами 2 и 4 и произвольной выборки  чеек с помощью взаимно перпендикул рных затворных щин 7, 9 и 10 позвол ет реализовать новый способ управлени  всей матрицей, включающий в себ  операции программировани , считывани  и стирани  инфор.мации.

Сущность способа состоит в следующе.м. Вначале, перед операцией программировани , на изолированную подложку матрицы

подают положительное напр жение ( 25 Б) относительно нужной группы шин затворов запоминающих транзисторов и перевод т указанную группу транзисторов в первое логическое состо ние, характеризующеес  встроенным каналом элемента пам ти с напр жением отсечки 8 В (фиг. 3, крива  А). При этом в диэлектрик МД1Д2П структуры заноситс  положительный зар д. Затем производ т избирательное программирование  чеек пам ти, выбранных с помощью соответствующих тин, перевод  при этом выбранные  чейки во второе логическое

0

5

0

5

0

5

0

5

0

5

состо ние, характеризующеес  исходным индуцированным каналом запоминающих транзисторов, при помощи подачи на заданные программирующие щины запоминающих транзисторов положительного напр жени  относительно подложки (фиг. 3, крива  Б). Такое программирование означает избирательное стирание информации, записанной в виде первого логического состо ни  во всю матрицу. Например, дл  записи второго логического состо ни  в запоминающий транзистор  чейки 1 заземл ют , например, щину 5, открывают с помощью щины 7 транзистор 2 и подают напр жение записи на илину 8. При этом запоминающий транзистор  чейки 1 приобретает второе логическое состо ние, поскольку все напр жение записи приходитс  на его подзатворный диэлектрик. Запрет записи в остальные  чейки столбца , в котором находитс   чейка 1, осуществл ют путем подачи опорного напр жени  ( В) через разр дные щины невыбранных строк в каналы соответствующих запоминающих транзисторов, что конструкци  накопител  позвол ет сделать благодар  списанному подключени  затворов вторых адресных транзисторов к разным управл ющим щинам при общей разр дной шине.

Считывание информации, напри.мер, из  чейки 1 производ т оценива  ток в цепи: шина 5 - канал первого адресного транзистора 2 - канал запоминающего транзистора 3 - канал второго адресного транзистора 4 - шина б при открытых адресных транзисторах 2 и 4. Открывание транзисторов 2 и 4 с помощью взаимно перпендикул рных щин 7 и 10  вл етс  одновременно и выборкой нужной  чейки пам ти. При считывании на затворе запоминающего транзистора 3 сохран ют нулевой потенциал. Если в  чейке записано первое логическое состо ние, то указанна  цель будет замкнута, если второе - то разомкнута (фиг. 3).

Стирание информации осуществл ют записью одного любого логического состо ни  во все  чейки, объединенные одной щиной затворов запоминающих транзисторов 3 или группой щин, или во всю матрицу. Причем более предпочтительной  вл етс  запись первого состо ни , тогда матрица остаетс  подготовленной дл  последующего программировани .

На фиг. 2 - представлен фрагмент топологии накопител , в котором имеютс  диффузионные П щины. Затворы транзисторов 2 выполнены и об ьединены в щины 7 первым слоем поликремни , затворы транзисторов 4 и шины 9 и 10 - вторым слоем поликремни , а затворь запоминающих транзисторов 3 и шины 8 - алюминием .

Из топологической схемы видно, что поочередное объединение шиной 9 затворов транзисторов 4, смежных столбцов матрицы, позвол ют объединить шину 6 дл  смежных строк, и существенно экономить пло- шадь накопител . Площадь  чейки пам ти при типичных на данное врем  ограничени х п-канальной технологии составл ет в такой организации матрицы 350 мкм -, что позвол ет реализовать ИС ППЗУ информационной емкостью 32 Кбит на площади кристалла менее 25 мм.

Claims (1)

1. Формула изобретени 

   Матричный накопитель дл  электроре- программируемого запоминающего устройства , содержащий  чейки пам ти, кажда 

   из которых состоит из последовательно соединенных первого адресного МДП-тран- зистора, запоминающего МДП-транзистора и второго адресного МДП-транзистора, причем стоки и истоки адресных МДП-тран- зисторов  чеек пам ти смежных строк подключены к соответствующим общим разр дным щинам, в каждой строке затворы первых адресных МДП-транзисторов каждой  чейки пам ти подключены к соответствующей щине выборки строки, в каждом столбце затворы запоминающих МДП-транзисторов подключены к шине записи, отличающийс  тем, что, с целью повыщени  надежности и времени хранени  информации в накопителе, в каждом столбце затворы вторых адресных МДП-транзисторов подключены к соответствующей шине выборки столбца.

   8 W

   Фиг.1

   р

   Фиг. 2 J,

   Риг.Л О

   V3

   Корректор Г. Решетник Подписное

   Редактор А. КозоризТехред И. Верес

   Заказ 3809/49Тираж 589

   ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

   I 13035, A locKsa, Ж-35, Раушска  наб., д. 4/5 Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   (Доставитель Л. Лмусьева

   Корректор Г. Решетник Подписное