SU1328763A1 - Статистический анализатор конечной разности фазы - Google Patents

Abstract

Изобретение относитс  к измерительной технике и может быть использовано дл  измерени  случайных характеристик сигнала. Функциональна  схема устройства содержит стробоскопический преобразователь 1, аналого-цифровой преобразователь 2, оперативное запоминающее устройство 3, генератор 4 тактовых импульсов, формирователь 6 опорных колебаний, блок 7 установки вещественного параметра характеристической функции, синхронизатор 8, запоминаюпщй блок 9, умножители 10 и II, накапливающие сумматоры 12 и 13, отсчетные блоки 14 и 15. Изобретение обеспечивает расширение функциональных возможностей статического анализатора за счет измерени  действительной и мнимой частей характеристической функции гармонического сигнала. Наличие оценок действительной и мнимой частей этой функции, измеренных при различных значени х вещественного параметра характеристической функции , позвол ет в аналитическом виде установить числовые веро тностные характеристики конечной разности фазы. 1 з.п. ф-лы, 3 ил. I (Л с «г /

Description

1 13287632

Изобретение относитс  к измери-входами первого 10 и второго 11 уптельной технике и может быть исполь-равл емых умножителей. Оперативный

зовано дл  измерени  случайных харак-запоминаювшй блок 3 содержит два затеристик сигнала. поминающих блока 16 и 17, первый

Цель изобретени  - расширение счетчик 18, перйый элемент 19 задержфункциональных возможностей анализа-ки, второй счетчик 20, второй элетора за счет обеспечени  возможностимент 2 задержки, триггер 22, первьпн

измерени  действительной и мнимой23, второй 24, третий 25, четвертый

частей характеристической функцииIQ 26 элементы И и первый 27 и второй 28

гармонического сигнала,элементы ИЛИ.

На фиг.1 представлена структурна При этом первый вход оперативного блок-схема статистического анализа-запоминающего блока 3 соединен с ин- тора; на фиг,2 - структура оператив-формацирнными входами запоминаю- ного запоминающего блока; на фиг.З -15 блоков 16 и 17, выходы кото- временные диаграммы, по сн ющие рабо-рьпс соединены с соответствующими ту элементов устройства,его выходами. Адресные входа первого

Статистический анализатор конеч-16 и второго 17 запоминающих блоков

ной разности фазы содержит стробо-соединены с первым 18 и.вторым 20

скопический преобразователь 1 , первый2о гчетчиками. Второй вход блока 3 соедивход которого соединен с входом всегойены со счетным входом триггера 22,

устройства, соединенный через анало-пр мой выход которого соединен с перго-цифровой преобразователь 2 (АЩ)выми входами первого 23 и третьего

с первым входом оперативного запоми-25 элементов И и первыми входами втонающего блока 3, второй вход которого25 рого запоминающего блока 17 и второго

соединен с вторыми входами стробо-счетчика 20. Инверсный выход триггера

скопического преобразовател  1, ана-22 соединен с первыми входами первого

лого-цифрового преобразовател  2 сзапоминающего блока 16 и первого

выходом генератора 4 тактовых импуль-счетчика 18 и первыми входами второсов и входом управл емого умножител 30 го 24 и четвертого 26 элементов И,

5 частоты, выход которого соединен свыходы первого 23 и четвертого 26

третьим входом оперативного запоми-элементов И через первый элемент ИЛИ

нающего блока 3, четвертый вход ко-27 соединен с вторым входом первого

торого соединен с выходом формирова-счетчика 18 и через первый элемент

тел  6 опорного колебани . Блок 7 задержки с третьим входом первого

тановки вещественного параметра ха-.запоминающего блока 16. Выходы второ- рактеристической функции через синхро- го 24 и третьего 25 элементов И соблок 8 соединен с входом посто нногоединены через второй элемент 28 с

запоминающего блока 9.. Второй выходвторым входом второго счетчика 20 и

синхроблока 8 соединен с. входами ум-40 через второй элемент 21 задержки - с ножителей 10 и П, а третий его выход третьим входом второго запоминающего

соединен с входами управлени  накап-блока 17. ливающих сумматоров 12 и 13, выходы

которых соединены соответственно сТретий вход блока 3 соединен с вто- первым 14 и вторым 15 отсчетными бло- 45 Рьми входами первого 23 и второго 24

ками. Кроме того, второй выход ана-элементов И, а четвертый вход блока

лого-цифрового преобразовател  2 че-3 соединен с вторыми входами третьего

формирователь 6 опорного колеба-25 и четвертого 26 элементов И.

ни  соединен с первым входом синхро-Статистический анализатор конечблока 8, второй вход которого соеди- 50 разности фазы работает след-)тощим

нен с третьим входом оперативногообразом.

запоминающего блока 3, выход которого. В исходном состо нии все блоки

соединен с первыми входами первогоустройства обнулены. Исследуемый сиг10 и второго 11 у шожителей, выходынал U cos со t + Ч (t)3 по.ступает на

которых соединены соответственно с55 Д стробоскопического преобразовапервьм 12 и вторым 13.накапливающимител  I и с помощью АЦП 2 и генерато- сзшматорами,. а первый и второй выходы ра 4 тактовых импульсов преобразуетпОсто нного запоминающего блока 9с  в последовательность цифровых косоединены соответственно с вторымидов (фиг.З а ,5,Е).

Измерение оценок характеристической функции производитс  поэтапно, причем номер этапа численно равен значению вещественного параметра.

На М-ом этапе измерени  производитс  измерение оценок характеристической функции при значении вещественного параметра U М. При этом с помощью установочного переключател  S блока 7 установки вещественного параметра устанавливают коэффициенты умножени  управл емых умножителей частоты соответственно равными ММ и МР.

Сигнал с выхода знакового разр да АЦП 2 поступает ,на вход формировател  6 импульсов, который формирует на своем выходе импульс в момент смены потенциала с высокого на низкий (фиг.З t). й ульсы с выхода формировател  6 импульсов формируют опорный сигнал (фиг.3 Э).

Импульс с выхода формировател  6 импульсов поступает на второй вход блока 3 и устанавливает триггер 22 в состо ние (фиг.З е , )k ) , при котором на пр мом выходе, триггера 22 устанавливаетс  потенциал логической 1. Задний фронт импульса с инверсного выхода триггера 22 сбрасьшает счетчик 18 в нулевое состо ние. Потенциал инверсного выхода триггера 22 устанавливает блок 16 по первому входу в режим Запись, а потенциал пр мого выхода триггера 22 с помощью логических элементов И и ИЛИ 23 и 27 разрешает прохождение импульсов с выхода генератора 4 на второй вход счетп чика 18. Цифровые коды с выхода АЦП 2 поступают на второй вход блока 16. Импульс, по вившийс  на втором входе счетчика I8, формирует с его помощью адрес дл  блока 16 и, после того как адрес сформирован, через элемент 19 задержки формирует сигнал выборки дл блока 16. Тйким образом, в течение интервала времени, равного периоду исследуемого сигнала, т.е. пока на пр мом выходе триггера 22 присутствует потенциал логической 1, счетчи 18 производит суммирование поступшо- щих на его второй вход импульсов с выхода генератора 4 тактовых импульсов и формирует коды адреса дл  блока 16 дл  записи цифрового кода, поступающего с выхода АЦП 2,

Следующий импульс с выхода формировател  6 импульсов (фиг.З г ) соот0

5

0

5

0

5

0

5

0

5

ветствует началу следующего периода исследуемого сигнала и устанавливает пр мой выход триггера 22 в нулевое состо ние. Передний фронт импульса с инверсного выхода триггера 22 устанавливает цикл счета счетчика 18 численно равным количеству импульсов с выхода генератора 4 тактовых импульсов , поступивших в счетчик 18 за вре- с , в течение которого на пр мом выходе триггера 22 был установлен потенциал логической 1. Задний фронт импульса с пр мого выхода триггера 22 обнул ет счетчик 20, а его потенциал устанавливает блок 17 по первому входу в режим Запись. Потенциал инверсного выхода триггера 22 с помощью логических элементов И и ИЛИ 24 и 28 разрешает прохождение импульсов с выхода генератора 4 гактовых импульсов на второй вход счетчика 20, Импульс , по вившийс  на втором входе счетчика 20, формирует с его помощью адрес дл  блока 17, и после того, как адрес сформирован, через элемент

21задержки формирует сигнал выборки дл  блока 17. Таким образом, в течение следующего периода исследуемого сигнала, т.е. пока на пр мом выходе триггера 22 присутствует потенциал логического О, счетчик 20 производит суммирование поступающих на его второй вход импульсов с выхода генератора 4 тактовых импульсов и формирует коды адреса дл  блока 17 дл  записи в него каждого цифрового кода, поступающего с выхода АЦП 2.

Б то же самое врем , когда пр мой выход триггера 22 устанавливаетс  в нулевое состо ние, инверсный выход триггера 22 устанавливает блок 16 в режим считьгоание и разрешает прохождение импульсов с выхода управл емого умножител  5 частоты на второй вход счетчика 18, цикл счета которого установлен передним фронтом импульса с инверсного выхода триггера 22. Счетчшс 8 осуществл ет счет импульсов с выхода управл емого умножител  5 частоты, частота которых в М раз больше, чем частота генератора . 4 тактовых импульсов, и формирует коды адреса дл  блока 16. Элемент .19 задержки формирует на своем выходе сигнал выборки дл  блока 16. За врем  второго периода исследуемого сигнала, т.е. пока на пр мом выходе триггера

22установлен потенциал логического

О, из блока 16 производитс  считывание цифровых кодов циклично М раз.

С началом следующего периода исследуемого сигнала триггер 22 вновь устанавливаетс  в состо ниеf при котором на пр мом выходе триггера 22 присутствует потенциал логической 1. При этом описанные процессы повтор ютс . В дополнение к этому пр мой выход триггера 22 устанавливает блок 17 в режим Считывание и с помощью логических элементов 25 и 28 разрешает прохождение импульсов с выхода управл емого умножител  5 частоты на второй вход счетчика 20, цикл счета которого установлен передним фронтом импульса с пр мого выхода триггера 22. Счетчик 20 осуществл ет счет импульсов с выхода управл емого умножител  5 частоты и формирует коды адреса дл  блока 17, С помощью элемента.21 задержки формируетс  сигнал выборки дл  блока 17, Цифровые коды из блока 17 считьшаютс  циклично М раз.

С началом очередного периода исследуемого сигнала триггер устанавливаетс  в состо ние, при котором на пр мом выходе триггера. 22 присутствует потенциал логического О.

Такой процесс попеременной записи цифровых кодов в блоки 16 и 17 и попеременного считьшани  цифровых кодов из блоков 16 и 17 производитс  в течение всего М-го этапа, измерени 

Таким образом, с выхода блока 3 на первые входы перемножителей 10 и 1 подаетс  последовательность цифровых кодов, сформированных из сигнала U + ((t) в виде

UcosM(Ot+q (t) и cos MQt+Mqi(t)3 .

Считанные из блока 3 цифровые коды подаютс  на первые входы перемножителей 10 и 11, на вторые входы которых подаютс  коды чисел, формируемых в блоке 9 и пропорциональных значени м тригонометрических функций в точках делени  периода опорного сигнала на Р частей. Выборка цифровых кодов из блока 9 осуществл етс  импульсами с первого выхода синхробло- ка 8, которые дел т период опорного сигнала на Р частей (фиг.З к ). Так:нм образом, на первых входах умножителей 10 и 11 информаци  посто нно смен етс , а перемножение производитс.  в моменты времени, когда по влг ютс  цифровые коды с выхода блока 9. Дл  пе

5

ремножени  цифровых кодов в эти моменты времени синхроблок 8 формирует управл ющие сигналы. Накапливающие сумматоры накапливают произведение цифровых кодов за врем  М-го этапа измерени  и усредн ют их по его окончании . После усреднени  на выходах Щ1ФРОВЫХ отсчетных блоков 14 и 15 получаютс  оценки действительной и мнимой частей характеристической функции в виде

Ц X.; cos М со i t;

i О MNP

7 xisin MtoAt,

A(M)

0

B(M) где X, CO N i

1

M-N.P tib коды мгновенных значений исследуемого сигнала; частота исследуемого сигнала:

5

0

количество периодов исследуемого сигнала, укладывающихс  в длительность М-го этапа измерени ;

М - коэффициент,, численно равный установленному значению вещественного параметра характеристической функции и ; ut Т/Р; где Т - период исследуемого сигнала.

Наличие оценок действительной и мнимой частей характеристической функции , измеренных при различных значени х вещественного параметра U 5 характеристической функции, позвол ет в аналитическом виде установить числовые веро тностные характеристики конечной разности фазыо

Claims (2)

1. Статистический анализатор конечной разности фазы, содержащий две параллельные ветви, в каждой из кото5

0

5

I

рых последовательно включены умножитель , накапливающий сумматор и цифровой отсчетный блок, причем первые входы перемножителей объединеныj а к вторым входам первого и второго перемножителей подключены первый к второй выходы посто нного запоминающего блока , вход которого подключен к первому выходу синхроблока, стробоскопический преобразователь, выход которого подключен к входу аналого-цифрового пре- об.разовател , а вход  вл етс  входом устройства, отличающийс  тем, что, с целью расширени  функциональных возможностей, в него введены генератор тактовых импульсов, первый управл емый умножитель частоты, оперативный запоминающий блок, формирователь опорного колебани  ; и блок установки вещественного параметра характеристической функции, выход которого подключен к первому входу синхроблока и второму входу первого управл емого умножител  частоты, первый вход которого подключен к выходу генератора тактовых импульсов, к вторым входам стробоскопического преобразовател  и

аналого-цифрового преобразовател  и к 15 запоминающего блока и входу второго

первому входу оперативного запоминающего блока, а выход к второму входу синхроблока и второму входу оперативного запоминающего блока, третий вход которого подключен к первому выходу аналого-цифрового преобразовател , второй выход которого подключен к входу формировател  опорного колебани , первый выход которого подключен к четвертому входу оперативного запоминаю- 25 третьего элемента задержки, выход кощего блока, а второй- выход к третьему входу синхроблока, второй выход которого подключен к- тактовым входам накапливающих сумматоров, третий выход

к тактовым входам умножителей, объеди-зо мента задержки  вл етс  вторым входом ненные входы которых подключены к выхо- синхроблока и подключен к выходу пер- ду оперативного запоминающего блока. вого управл емого умножител  частоты

2. Анализатор по п.1, отличаю- ик третьему входу оперативного з6щ у и с   тем, что синхроблок включает в себ  три элемента задержки, элемент И, триггер и второй управл емый умножитель частоты, первый вход которого  вл етс  входом синхроблока и подключен к второму выходу формировател  опорного колебани , второй вход  вл етс  первым входом синхроблока и подключен к выходу установки вещественного параметра характеристической функции и к второму входу первого управл емого умножител  частоты, а выход  вл етс  первым выходом синхроблока и подключен к входу посто нного

элемента задержки, выход которого подключен к S-входу триггера, выход которого подключен к второму входу элемента И, а R-вход подключен к выходу первого элемента задержки и первому входу элемента И,выход которого  вл етс  третьим выходом синхроблока и подключен к тактовым входам первого и второго перемножителей и к входу

торого  вл етс  вторым выходом синхроблока и подключен к тактовым входам первого и второго накапливакмцих сумматоров, причем вход первого элепоминающего блока.