SU1325501A1 - Устройство дл моделировани систем массового обслуживани - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к специализированным средствам электронного моделировани , и может быть использовано дл  моделировани  систем массового обслуживани . Цель изобретени  - расширение фyнkциoнaль- ных возможностей устройства путем моделировани  многоканальных адаптивных систем массового обслуживани .. Устройство содержит генератор 1 слу- чайного потока кодов, первый дешифратор 2, счетчик 3 за вок, группу каналов 4 моделировани  очереди, каждый из которых состоит из элемента ИЛИ 5, второго элемента 6 запрета, реверсивного счетчика 7, дешифратора 8, .элемента И 9, второго триггера 10, элемента 11 задержки, схемы 12 сравнени , первого триггера 13, первого элемента 14 запрета. В состав устройства также вход т первый коммутатор 15, блок 16 случайных временных задержек, второй коммутатор . 17, счетчик 18 обслуженных за вок, третий дешифратор 19, блок 20 пам ти, второй дешифратор 21, регистр 22 адреса , генератор 23 тактовых импульсов, шифратор 24. По показани м счетчиков 3,7,18 известными методами определ ютс  веро тностные характеристи-; ки модулируемой системы массового обслуживани , 1 ил. i (Л

Description

Изобретение относитс  к вычислительной , технике, в частности к специализированным средствам электронного моделировани , и может быть использовано дл  моделировани  систем Массового обслуживани .

Цель изобретени  - расширение функциональных возможностей путем моделировани  адантивных систем массового обслуживани .

На чертеже представлена схема устройства .

Устройство содержит генератор 1 случайного нотока кодов, нервьА дешифратор 2, счетчик 3 за вок, каналы 4 моделировани  очереди.

Каждый канал 4 моделировани  очереди состоит из элемента ИЛИ 5, второго элемента 6 запрета, реверсивного счетчика 7, первого дешифратора 8, элемента И 9, второго триггера 10, элемента II задержки, схемы 12 сравнени , первого триггера 13, первого элемента 14 запрета,

В состав устройства также вход т первый коммутатор 15, блок 16 случайных временных задержек,, второй коммутатор 17, счетчик 18 обслуженных з а вок, третий дешифратор 19, блок 20 пам ти, второй дешифратор 21, регистр 22 адреса, генератор 23 тактовых импульсов и шифратор 24.

В исходном состо нии элементы 14 открыты, они не пропускают И1чпульсь на реверсивный счетчик 7 в случае, когда в модели имитируетс  достижение максимально возможной длины данной очереди, при этом управл ющий сигнал поступает с выхода триггера 13. В результате поступление импульсов с первого дешифратора 2 на сзшми рующий вход реверсивного счетчика 7 прекращаетс .

Триггер 10 в исходном состо нии удерживает элемент 6 запрета в закры , том состо нии. Нулевой выход триггера 10 через элемент 11 задержки подключен к элементу ИЛИ 5, С выхода элемента И 9 на триггер IО поступает управл ющий сигнал только :в том случае , если состо ние реверсивного счетчика 7 нулевое и на его 1.шнусо- вый вход поступает сигнал об окончании обслуживани  за вки в канале,

Первый коммутатор 15 коммутирует выходы элементов ИЛИ 5 с входами каналов обслзгживани  блока 16 случайных временных задержек. Управление

5

0

5

0

коммутацией осуществл етс  с помощью команд, поступающих из блока 20 пам ти через дешифратор 19 на коммутйрую- 1цие элементы первого KONmyraTOpa 1 5 . Второй кoм yтaтop 17 коммутирует выходы каналов обслзокивани  блока. 16 случайных временных задержек с входами элементов ИЛИ 5 и счетчика 18, Схема и принцип работы коммутатора 17 аналогичны коммутатору 15.

Устройство работает следующим образом.

При поступлении очередного кода адреса очереди от генератора 1 случайного потока кодов на дешифратор 2 с его выхода поступает имдульс на счетчик 3, ас одного из выходов согласно дешифрованного кода через соответствующи открытый элемент 14 запрета поступает импульс-за вка на суммирующий вход реверсивного счетчика , увеличива  его содержимое на единицу, имитиру  поступление в дан- нуто очередь за вки. Счетчик 3 учитывает общее количество за вок, распределенных по очереди. Реверсивные счетчики моделируют очереди за вок, поступающих в систему дл  обслужива- . ни . Распределение за вок на обслу- ж шание по очеред м происходит с характеристиками закона распределени  , Ьпредел егф ми генератором 1 случайного потока кодов. Увеличение количества за вок в реверсивных счетчиках имитирует рост длины очередей, I

Рассмотрим пример моделировани 

обслуживани  за вки из одной очереди. В исходном состо нии при нулевом значении реверсивного счетчика 7 элемент 6 запрета удерживаетс  в закрытом состо нии с помощью единичного потенциала единичного выхода триггера 10, При поступлении первого им- 5 пульса-за вки (после нулевого состо - йи  счетчика 7) на суммирующий вход реверсивного счетчика 7 с его разр да через дешифратор В на триггер . 10 поступает сигнал, который пере- вадит триггер IО в противоположное состо ние, при этом нулевым потенциалом с единичного выхода триггера 10 открываетс  элемент 6 запрета, а с нулевого выхода триггера 10 через элемент 1I задержки, элемент ИЛИ 5 и открытый элемент 6 запрета поступает сигнал на вычитаю ций вход ре- . версивного счетчика 7, Этот импульс Списывает из счетчика 7 единицу.

5

0

0

5

имитиру  поступление в систему за вки на обслуживание из данной очереди При этом сигнал уменьшени  содержимого реверсивного счетчика 7 поступает через депшфратор и первьй коммутатор 15 в один из каналов блока 16 случайных временных задержек, имитиру  зан тие за вкой соответствующего канала. Считанный из реверсивного счетчика 7 импульс, пройд  канал блока 16 случайных временных задержек и по вившись на его выходе через случайное врем , имитирующее длительность обслуживани  за вки каналом обслуживани , поступает через коммутатор 17 на счетчик 18 и через элемент ИЛИ 5, открытьш элемент 6 запрета на вычитающий вход реверсивного счетчика 7, моделиру  освобожде- Q достижении установленного количества

ние канала и поступление в систему следующей за вки из о.череди (если очередьне пуста).

Если в момент поступлени  импульса на вычитающий вход реверсивного счетчика 7 очередь пуста (нулевое состо ние счетчика 7), то с элемента И 9 поступает управл ющий сигнал на триггер 10. Этим сигналом триггер 10 переводитс  в первоначальное состо ние , и единичный потенциал с единичного выхода триггера 10 закрывает элемент 6 запрета, т.е. он закрываетс  триггером 10 только тогда , когда очередь пуста ,и обслуживание за вки в канале, соединенном с данной очередью, закончено - поступил сигнал об окончании обслуживани .

При поступлении следующего импуль- до блок 20 пам ти по адресу, соответстса-за вки (при нулевом состо нии счетчика 7) на суммирующий вход реверсивного счетчика 7 триггер 10 снова переводитс  в состо ние, при котором открываетс  элемент 6 запрета, а единичный импульс с нулевого выхода триггера 10 через элемент II задержки , элемент ИПИ 5 и открытый элемент 6 запрета поступает на вычитающий вход реверсивного счетчика 7, иницииру  продолжение обслуживани  за вок из данной очереди и т.д.

Распределение очередей за вок по обслуживающим каналам блока 16 определ етс  схемой коммутации, реализуемой коммутатором 15. Многоканаль- Hbrti блок 16 случайных временных задержек осуществл ет случайные временные задержки импульсов-за вок с раз45

50

вующему требуемой команде. Тактовыми импульсами генератора 23 сигналы команды считьгеаютс  из блока 20 пам ти и поступают через дешифратор 19 на входы коммутаторов 15 и 17.Происходит изменение схемы коммутации коммутаторов 15 и 17.

По показани м счетчиков 3, 7 и 1-8 известными методами определ ютс  веро тностные характеристики моделируемой системы массового обслуживани .

Claims (1)

1. Формула изобретени  gg Устройство дл  моделировани  сие- тем массового обслуживани , содержащее генератор случайного потока кодов , счетчик за вок, счетчик обслуженных за вок, блок случайных времен

   личными характеристиками закона распределени , т.е. моделирует каналы обслуживани  системы с разными характер и CTHKaMti. Коммутатор 17 реализует схему коммутадии, котора  подключает выходы каналов обслуживани  к входам элементов ИЛИ 5, т.е. к входам очередей, причем коммутатор 17 обеспечивает обратную коммутацию пар канал - очередь по сравнению с коммутатором 15. Это обеспечивает моделирование поступлени  в систему очередной за вки из той очереди, из конторой обслужена предыдуща  за вка.

   Схема 12 сравнени  моделирует ограничение на длину очереди за вок. Максимальна  длина очередей за вок может устанавливатьс  различной.При

   5

   0

   5

   поступивших импульсов-за вок в реверсивный счетчик 7 срабатьшает схема 12 сравнени , с выхода которой поступает сигнал на триггер 13, который переводитс  в противоположное состо ние . При этом единичный потенциал с нулевого выхода триггера 13 закрывает элемент 4 запрета, а с единичного выхода триггера 13 поступает сигнал на соответствующий вход шифратора 24. По этому сигналу с выхода щифратора 24 в регистр 22 адреса поступает код адреса очереди, в которой достигнуто установленное максимальное количество необслуженных за вок. Информаци , считываема  так- товьши импульса№с генератора 23 регистра 22 адреса, расшифровьгаает- с  дещифратором 21 и поступает в

   блок 20 пам ти по адресу, соответст

   вующему требуемой команде. Тактовыми импульсами генератора 23 сигналы команды считьгеаютс  из блока 20 пам ти и поступают через дешифратор 19 на входы коммутаторов 15 и 17.Происходит изменение схемы коммутации коммутаторов 15 и 17.

   По показани м счетчиков 3, 7 и 1-8 известными методами определ ютс  веро тностные характеристики моделируемой системы массового обслуживани .

   Формула изобретени  gg Устройство дл  моделировани  сие- , тем массового обслуживани , содержащее генератор случайного потока кодов , счетчик за вок, счетчик обслуженных за вок, блок случайных временных задержек и первый канал моделиро- :вани  очереди, состо щий из схемы сравнени , реверсивного счетчика, элемента ИЛИ, элемента И, первого элемента запрета, выход которого соеди- нен с суммирующим входом реверсивного счетчика, отличающеес  тем, что, с целью расширени  функциональных возможностей путем моделировани  адаптивных систем массового обслуживани , оно дополнительно содержит три дешифратора, два коммутатора , шифратор, регистр адреса, блок пам ти, генератор тактовых импульсов и (К-1) каналов моделировани  очереди, а в каждом канале моделировани  очереди два триггера, элемент задержки,шифратор, причем в каждом канале моделировани  очереди выход элемента ИЛИ соединен с информацион- ным входом второго элемента запрета, .Выход которого подключен к вычитающему входу реверсивного счетчика, разр дные выходы которого соединены соответственно с входами дешифратора своего канала моделировани  очереди, перва  группа выходов которого соединена соответственно с входами первой группы схемы сравнени , выходы равенства которой подключен к единичному входу первого триггера, пр мой выход которого подключен к управл ющему ВХОДУ первого элемента запр ета, информационный вход которого соединен с соответствующим выходом группы пер- вого дешифратора -устройства, входы которого подключены соответственно к выходам генератора случайной последовательности кодов, втора  группа выходов дещифратора в каждом канале моделировани  очереди соединена соответственно с входами элемента И, выход которого подключен к единичному входу второго триггера, инверсСоставитель В. Фукалов Редактор В. Петраш Техред И.Попович Корректор И„ Муска

   Заказ 3112/46 Тираж 672Подписное

   ВНШШИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   ный выход которого соединен с управл ющим входом второго элемента запрета , а пр мой выход через элемент задержки подключен к первому входу элемента ИЛИ, в каждом канале моделировани  очереди нулевой вход второго триггера соединен с первым выходом , дешифратора своего канала моделировани , второй выход которого подключен к соответствующему информационному входу первого коммутатора устройства , выходы которого соединены соот- ветствейно с входами блока случайных временных задержек, выходы которого соединены соответственно с информационными входами второго коммутатора выходы которого соединены соответственно с вторыми входами элементов ИЛИ каналов моделировани  очереди, инверсные выходы первых триггеров каналов моделировани  очереди подключены соответственно к входам шифратора , выходы которого соединены соответственно с разр дными входами регистра адреса, тактовый вход которого и вход считывани  блока пам ти подключены к выходу генератора тактовых импульсов, разр дные выходы регистра адреса соединены соответственно с входами второго дешифратора устройства, выходы которого подютюче- ны соответственно с адресными входами блока пам ти, выходы которого соединены соответственно с входами третьего дешифратора устройства, первый и второй выходы которого подключены к управл ющим входам соответственно .- первого и второго коммутаторов, счетный вход счетчика обслуженных за вок соединен с первым выходом второго коммутатора, а счетньй вход счетчика за вок соединен с первым выходом первого дещифратора устройства .