SU1325479A1 - Device for priority access to common memory - Google Patents
Device for priority access to common memory Download PDFInfo
- Publication number
- SU1325479A1 SU1325479A1 SU864061522A SU4061522A SU1325479A1 SU 1325479 A1 SU1325479 A1 SU 1325479A1 SU 864061522 A SU864061522 A SU 864061522A SU 4061522 A SU4061522 A SU 4061522A SU 1325479 A1 SU1325479 A1 SU 1325479A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- elements
- outputs
- inputs
- request
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
Изобретение относитс к вычислительной технике, в частности к средствам , обеспечиваюпц1М асинхронное обращение вычислительных машин к общей пам ти. Цель изобретени - повышение быстродействи . Устройство управлени содержит входные запоминающие потенциальные триггеры 1 и 2, блок 3 очередности , элементы И 4-9, элементы НЕ 10 и 11, входы 12 и 13 Запрос, ответный вход 14 устройства и выходы 15-20. Устройство при запросе по одному из каналов блокирует доступ по другому каналу до конца обмена. 2 ил. 1U 15 О) с 77 Ю 8 79 7/1 20 78 76 Фиг.1The invention relates to computing, in particular, to means providing asynchronous access of computers to shared memory. The purpose of the invention is to increase speed. The control device contains potential input memory triggers 1 and 2, sequence block 3, elements AND 4-9, elements NOT 10 and 11, inputs 12 and 13 Request, the device response input 14 and outputs 15-20. The device, when requested on one of the channels, blocks access on the other channel until the end of the exchange. 2 Il. 1U 15 O) with 77 S 8 79 7/1 20 78 76 Figure 1
Description
Изобретение относитс к вычисли- , тельной технике и может быть использовано в вычислительных системах дл организации работы двух ЦВМ на общее поле пам ти.The invention relates to computing technology and can be used in computing systems for organizing the operation of two digital computers on a common memory field.
Цель изобретени - повьппение быстродействи и надежности устройства.The purpose of the invention is to improve the speed and reliability of the device.
На фиг.1 представлена функциональ15Figure 1 shows the functional15
2020
2525
30thirty
нал схема устройства; на фиг.2 - фун- ю первому канапу приходит сигнал кциональна схема блока очередности.nal device diagram; in Fig. 2, the signal to the first canap comes a signal to the national sequence block diagram.
Устройство содержит триггеры 1 и 2, блок 3 очередности, элементы И 4-9, элементы НЕ 10 и 11, входы 12 и 13 запроса, вход 14 ответа из общей пам ти, выходы 15 и 16 обращени к Общей пам ти, выходы 17 и 18 выбора направлени , выходы 19 и 20 ответа устройства. Блок 3 содержит .элементы И 21 и 22.The device contains triggers 1 and 2, sequence block 3, elements AND 4-9, elements NOT 10 and 11, inputs 12 and 13 of the request, input 14 of the response from the general memory, outputs 15 and 16 of accessing the General memory, outputs 17 and 18, the directional selection, the outputs 19 and 20 of the response of the device. Block 3 contains. Elements 21 and 22.
Уч;тройство работает следующим образом . Ouch; the three works as follows.
В исходном состо нии от сопр гаемой аппаратуры на входах 12-14 устройства создаютс потенциалы низкого уровн О, а на его выходах 15-20 формируютс также потенциалы низкого уровн , так как на выходах элементов И 4 и 5 создаютс низкие потенциалы, что приводит к формированию на выходах блока 3 сигналов высокого уровн .1 и О на выходе элементов НЕ 10 и 11. При этом на входйх стробирова- ни триггеров 1 и 2 поддерживаютс сигналы 1, а на единичных выходах записываетс О.In the initial state, the low-level potentials O are created at the inputs 12-14 of the interfaced equipment, and low-level potentials are also formed at its outputs 15-20, since low potentials are created at the outputs of elements 4 and 5, which leads to the formation of at the outputs of the block 3 high level signals .1 and O at the output of the elements NOT 10 and 11. At the same time, the inputs 1 and 2 of the gates of the flip-flops 1 and 2 support the signals 1, and the O outputs are recorded at the single outputs.
В момент прохода по одному из входов 12 и 13 запроса сигнала 1(пусть это будет сигнал запроса по входу 12) происходит запись в триггер 1 сигнала Запрос, и на его единичном выходе формируетс потенциал высокого уровн 1. В св зи с наличием на обоих входах элемента И 4 сигналов 1 на его выходе также формируетс сигнал 1 и в единичное плечо триггера записываетс О, при этом триггер 2 запираетс по входу стробировани , на выходах 15, 17 и 16, 18 формируютс соответственно сигналы 1 и О.At the moment of passing through one of the inputs 12 and 13 of the request for signal 1 (let it be the request signal for input 12), the Request 1 signal is written to the trigger 1, and a high level 1 potential is formed at its single output. In connection with the presence of both inputs element 4 of signal 1, signal 1 is also formed at its output and 0 is recorded in the single arm of the trigger, while trigger 2 is locked at the gate input, signals 1 and O are formed at outputs 15, 17 and 16, 18, respectively.
По выходу 17 устройство разрешает доступ к общей пам ти по первому каналу , а по выходу 15 формируетс потенциал высокого уровн , по переднему фронту которого обща пам ть при наличии готовности производит обмен информацией, при завершении которого по входу 14 формируетс сигнал 1, поступающий в первую вычислительнуюAt output 17, the device allows access to the shared memory via the first channel, and at output 15 a high level potential is formed, on the leading edge of which the general memory exchanges information when ready, at the end of which a signal 1 is generated at input 14 computational
Запрос по входу 13 устройства, т гер 2 не записывает пришедший сигн окончани обмена с первой вычислительной машины, а сразу же после окончани обмена, когда на единичн выходе блока 3 вновь (сформируетс 1, происходит запись сигнала За прос в блок 3 и на« инаетс обмен формацией второй вычислительной ма шины . IThe request on input 13 of the device, t ger 2 does not record the incoming signal of the end of the exchange from the first computer, but immediately after the end of the exchange, when the unit 3 output is again (1 is formed, the Request signal is recorded in block 3 and is inactive exchange of the formation of the second computational machine. I
При одновременном поступлении обеих вычислительных машин сигнал Запрос по входам 12 и 13 очеред ность обработки запросов устройст произвольна и определ етс откло ни ми параметров блока 3, при этом сначала производитс обмен инфор цией с ОПП одной машиной, а после окончани сразу же с другой.With the simultaneous arrival of both computers, the Request to Inputs 12 and 13, the order of processing the requests is arbitrary and is determined by the deviations of the parameters of Block 3, first exchanging information with the RPF of one machine and then immediately after the other.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864061522A SU1325479A1 (en) | 1986-03-24 | 1986-03-24 | Device for priority access to common memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864061522A SU1325479A1 (en) | 1986-03-24 | 1986-03-24 | Device for priority access to common memory |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1325479A1 true SU1325479A1 (en) | 1987-07-23 |
Family
ID=21235500
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864061522A SU1325479A1 (en) | 1986-03-24 | 1986-03-24 | Device for priority access to common memory |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1325479A1 (en) |
-
1986
- 1986-03-24 SU SU864061522A patent/SU1325479A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1091162, кл. G 06 F 9/46, 1983. Электроника ОЗУ 64к-01. Техническое описание ЩИЗ.069.019. ТО, кн. 2, 1978, рис. 6. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH033314B2 (en) | ||
US5146572A (en) | Multiple data format interface | |
SU1325479A1 (en) | Device for priority access to common memory | |
SU1179351A1 (en) | Interface for linking computer with peripheral units | |
SU1399750A1 (en) | Device for interfacing two digital computers with common storage | |
SU1679497A1 (en) | Device to exchange data between the computer and peripherais | |
SU1605247A1 (en) | Multiprocessor system | |
SU1182534A1 (en) | Interface for linking processor with peripheral subscribers | |
SU1151976A1 (en) | Data exchange control unit | |
SU1387001A1 (en) | Device for determining recurrence of program calls | |
SU1251090A1 (en) | Device for exchanging data in computer system | |
SU581467A1 (en) | Computer interface | |
SU1702381A1 (en) | Intercomputer data exchange device | |
SU1596341A1 (en) | Computer to computer interface | |
SU1262515A1 (en) | Memory interphase | |
SU1118997A1 (en) | Information exchange device | |
SU1026138A1 (en) | Device for interfacing magnetic tape store to digital computer | |
SU1527639A1 (en) | Device for interfacing peripheral units and computer main line | |
SU1559351A1 (en) | Device for interfacing two computers | |
SU1596390A1 (en) | Buffer memory device | |
SU1399751A1 (en) | Device for interfacing two computers | |
SU630645A1 (en) | Buffer storage | |
SU1532929A1 (en) | Device for distribution of problems among processors | |
SU1615719A1 (en) | Device for servicing requests | |
SU1341636A1 (en) | Program interruption device |