SU1310755A1 - Device for checking logic units - Google Patents
Device for checking logic units Download PDFInfo
- Publication number
- SU1310755A1 SU1310755A1 SU853933558A SU3933558A SU1310755A1 SU 1310755 A1 SU1310755 A1 SU 1310755A1 SU 853933558 A SU853933558 A SU 853933558A SU 3933558 A SU3933558 A SU 3933558A SU 1310755 A1 SU1310755 A1 SU 1310755A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- unit
- output
- trigger
- memory
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Изобретение относитс к контрольно-измерительной технике и может быть использовано дл контрол логических блоков. Цель изобретени - расширение функциональных возможностей - достигаетс путем обеспечени контрол байта информации и запоминани его значени в сбойных ситуаци х . Дл этого в устройство, содержащее формирователь 6, блок индикации 4 и триггер 7, дополнительно введены блок 1 повторителей, блок 2 пам ти, блок 3 выдачи информации, блок 5 контрол , резистор 8, светодиод 9 и кнопка 10 сброса, а в качестве триггера 7 использован JKRS-триггер. Устройство способно запомнить ошибочный байт в блоке 2 пам ти, индициру его состо ние блоком 4. Такое состо ние устройства сохран етс до тех пор, пока не будет произведен сброс блока 2 пам ти и триггера 7 с помощью кнопки 10. 6 ил. i (Л фиг.1 Vf/rThe invention relates to instrumentation technology and can be used to control logic blocks. The purpose of the invention — extending the functionality — is achieved by controlling the byte of information and storing its value in failed situations. To do this, a device containing a shaper 6, a display unit 4 and a trigger 7, additionally includes a repeater unit 1, a memory unit 2, a information output unit 3, a control unit 5, a resistor 8, an LED 9 and a reset button 10, and as a trigger 7 used JKRS trigger. The device is able to memorize an erroneous byte in memory block 2, indicating its status by block 4. This state of the device is maintained until the memory block 2 and trigger 7 are reset with the help of button 10. 6 Il. i (L figure 1 Vf / r
Description
1one
Изобретение относитс к контрольно-измерительной технике и может быть использовано дл контрол логических блоков.The invention relates to instrumentation technology and can be used to control logic blocks.
Цель изобретени - расширение функциональных возможностей устройства путем обеспечени возможности контрол байта информации и запоминани его значени в сбойных ситуаци х .The purpose of the invention is to expand the functionality of the device by allowing the byte of information to be monitored and its value stored in error situations.
На фиг.1 приведена блок-схема предлагаемого устройства; на фиг.2 - структурна схема блока повторителей на фиг.З - структурна схема блока пам ти; на фиг.4 - структурна схема блока вьщачи информации; на фиг.З - структурна схема блока индикации; на фиг.6 - структурна схема блока контрол .Figure 1 shows the block diagram of the proposed device; Fig. 2 is a block diagram of a repeater unit; Fig. 3 is a block diagram of a memory block; FIG. 4 is a block diagram of the information block; Fig. 3 is a block diagram of the display unit; figure 6 - block diagram of the control unit.
Устройство содержит блок повторителей , блок 2 пам ти, блок 3 вьщачи информации, блок 4 индикации, блок 5 контрол , формирователь 6, JKRS- триггер 7, резистор 8, светодиод 9 и кнопку 10, причем вход устройства соединен кодовой магистралью с входом блока I повторителей, выход которого кодовой магистралью подключен . к входу блока 5 контрол , к первому входу блока 2 пам ти и к первому входу блока 3 вьщачи информации, второй вход которого кодовой магистралью соединен с выходом блока 2 пам ти, а выход - с входом блока 4 индикации. Первый выход блока 5 контрол подключен к второму входу блока 2 пам ти и к З -входу триггера 7, а второй выход к первому входу формировател 6, выход которого подключен к третьему входу блока 2 пам ти и к С-входу триггера 7, R-вход которого соединен с четвертым входом блока 2 пам ти и через кнопку 10 с шиной нулевого потенциала . Нулевой выход триггера 7 подключен к второму входу формировател 6 и через резистор 8 к катоду светодиода 9, анод которого соединен с шиной питани .The device contains a repeater unit, memory block 2, information block 3, indication block 4, control block 5, driver 6, JKRS trigger 7, resistor 8, LED 9 and button 10, the device input connected by a code line to the input of block I repeaters, the output of which is connected to the code line. to the input of the control unit 5, to the first input of the memory 2 and to the first input of the information block 3, the second input of which is connected to the output of the memory block 2 by the code line, and the output to the input of the display 4. The first output of control unit 5 is connected to the second input of memory 2 and to the S input of the trigger 7, and the second output to the first input of the imager 6, the output of which is connected to the third input of memory 2 and to the C input of the trigger 7, R- the input of which is connected to the fourth input of the memory block 2 and through the button 10 with the zero potential bus. The zero output of the trigger 7 is connected to the second input of the driver 6 and through a resistor 8 to the cathode of the LED 9, the anode of which is connected to the power bus.
Блок 1 повторителей содержит резисторы П-14, транзистор 5, инвертор 16, элемент 2И-НЕ 17, светодиод 18 и повторители 19.1 - 19.9.The repeater unit 1 contains the resistors P-14, the transistor 5, the inverter 16, the element 2И-НЕ 17, the LED 18 and the repeaters 19.1 - 19.9.
Повторители 19.1-19.9 необходимы дл того, чтобы исключить возможность выхода из стро провер емьтх логических элементов, имеющих ограниченную нагрузочную способность.Repeaters 19.1-19.9 are necessary in order to exclude the possibility of failure of the test of logic elements with limited load capacity.
5252
Нулевой вход (канал) блока 1 повторителей соединен также с базой транзистора 15 и через резистор 11 с шиной питани , а также через резистор I2 с шиной нулевого потенциала , к которой через резистор 13 подключен эмиттер транзистора 15, который , в свою очередь, соединен через инвертор I6 с первым входом элементаThe zero input (channel) of the repeater unit 1 is also connected to the base of the transistor 15 and through the resistor 11 to the power supply bus, as well as through the resistor I2 to the zero potential bus, to which the emitter of the transistor 15 is connected through the resistor 13, which in turn is connected I6 inverter with the first input element
2И-НЕ 17, второй вход которого подключен к нулевому входу блока 1 повторителей , а выход элемента 2И-НЕ 17 соединен через резистор 14 с катодом светодиода 18. Анод светоциода 18 и2I-NOT 17, the second input of which is connected to the zero input of the block 1 of the repeaters, and the output of the element 2I-NOT 17 is connected through the resistor 14 to the cathode of the LED 18. The anode of the light-coil 18 and
коллектор транзистора 15 подключены к шине питани . Описанна схема предназначена дл определени и индикации логического состо ни Обрыв. Блок 2 пам ти, структурна схемаthe collector of transistor 15 is connected to the power line. The described circuit is intended to determine and indicate the logical state of the break. Memory block 2, block diagram
которого приведена на фиг.З, выполнен в виде набора дев ти JKRS-тригге- ров 20.1-20.9, первые П-входы которых подключены к выходам блока 1 повторителей . Вторые J-входы триггеров 20.120 .9 объединены, на них подаетс потенциал Ошибка, формируемый блоком 5 контрол . На объединен11ые С входы триггеров 20.1-20.9 подаетс импульс Запись, формируемый формирователемwhich is shown in FIG. 3, made in the form of a set of nine JKRS-flip-flops 20.1-20.9, the first P-inputs of which are connected to the outputs of the repeater unit 1. The second J-inputs of the trigger 20.120 .9 are combined, they are supplied with the potential Error generated by the control unit 5. The combined inputs of the triggers 20.1-20.9 impulse is given Record formed by the driver
6. Объединенные R-входы триггеров 20.1-20.9 через кнопку 10 Сброс подключены к пшне нулевого потенциала .6. The combined R-inputs of the flip-flops 20.1-20.9 through the button 10 Reset are connected to the ground potential.
Блок 3 выдачи информации, структурна схема которого приведена на фиг.4, состоит из набора дев ти элементов 2-2И-ИЛИ-НЕ 21.1-21.9,,- причем первые входы первых схем 2И элементов 2-2И-ИЛИ-НЕ 21.1-21.9 соединеныThe information output unit 3, the structural scheme of which is shown in FIG. 4, consists of a set of nine elements 2-2AND-OR-NOT 21.1-21.9, - with the first inputs of the first circuits 2I elements 2-2-OR-NOT 21.1-21.9 are connected
с выходами блока 1 повторителей, а вторые входы объединены и подключены к первому контакту переключател 22. Первые входы вторых схем 2И элементов 2-2И-РШИ-НЕ 21.1-21.9 соединеныwith the outputs of the repeater unit 1, and the second inputs are combined and connected to the first contact of the switch 22. The first inputs of the second circuits 2I elements 2-2I-RSHI-HE 21.1-21.9 are connected
с выходами блока 2 пам ти, а вторые входы - с вторым контактом переключател 22, третий контакт которого подключен к шине нулевого потенциала. Таким образом, в зависимости от положени переключател 22 Пам ть - Пробник на выход блока 3 вьщачи информации проходит информаци либо с выходов блока 1 повторителей, либо с выходов блока 2 пам ти, что обеспеwith the outputs of the memory block 2, and the second inputs with the second contact of the switch 22, the third contact of which is connected to the zero potential bus. Thus, depending on the position of the switch 22 Memory - A probe to the output of the block 3, information passes either from the outputs of the repeater block 1 or from the outputs of the memory block 2, which provides
чивает возможность использовани устройства дл анализа состо ни дев ти логических цепей как в статическом режиме (например, при поиске неисп313the possibility of using the device for analyzing the state of nine logical circuits as in static mode (for example, when searching for
равности ЭВМ в потактовом режиме работы ) , так и в динамическом режиме при вы влении сбойных ситуаций.equality of the computer in the tact mode of operation), and in the dynamic mode when detecting faulty situations.
Блок 4 индикации, структурна схема которого приведена на фиг.5, содержит набор дев ти светодиодов 23. - 23.9, аноды которых через резисторы 24.1-24.9 подключены к шине питани . Катоды светодиодов 23.1-23.9 подключены к выходам блока 3 выдачи информации .The display unit 4, the block diagram of which is shown in FIG. 5, contains a set of nine LEDs 23. - 23.9, the anodes of which are connected to the power bus through resistors 24.1-24.9. The cathodes of the LEDs 23.1-23.9 are connected to the outputs of the information output unit 3.
Блок 5 контрол , структурна схема которого приведена на фиг.6, состоит из элемента 25 свертки по модулю 2, трех элементов 2И-НЕ 26-28 и двух инверторов 29 и 30. На входы элемента 25 подаютс информационные разр ды контролируемого байта с выходов блока 1 повторителей. Первый выход элемента 25 Нечет соединен с первым входом элемента 2И-НЕ 26, второй вход которого подключен к выходу контрольного разр да блэка 1 повторителей и через инвертор 29 к первому входу элемента 2И-НЕ 27, второй вход которого соединен с вторым выходом элемента 25 свертки по модулю 2. Выходы элементов 2И-НЕ 26 и 27 подключены к входам элемента 2И-НЕ 28, выход которого соединен с первым выходом блока 5 контрол и через инвертор 30 с вторым выходом блока 5.The control unit 5, the block diagram of which is shown in FIG. 6, consists of a modulo 2 convolution element 25, three 2I-NO 26-28 elements and two inverters 29 and 30. Information bits of the controlled byte from the block outputs are supplied to the inputs of element 25. 1 repeaters. The first output of element 25 Odd is connected to the first input of element 2И-НЕ 26, the second input of which is connected to the output of the check bit of black 1 repeaters and through an inverter 29 to the first input of element 2И-НЕ 27, the second input of which is connected to the second output of convolution element 25 modulo 2. The outputs of the elements 2И-НЕ 26 and 27 are connected to the inputs of the element 2И-НЕ 28, the output of which is connected to the first output of the control unit 5 and through the inverter 30 to the second output of the unit 5.
Устройство работает следующим образом .The device works as follows.
Информаци о состо нии контролируемого байта через блок 1 повторителей поступает на входы блока 3 выдач информации, блока 2 пам ти и блока 5 контрол . Если устройство находитс в режиме Пробник, что задаетс переключателем 22 в блоке 3 выдачи информации , то блок 3 пропускает в блок 4 индикации информацию непосредственно с блока 1 повторителей. Включенное состо ние светодиодов 23.1-23.9 в блоке 4 индикации соответствует единичному состо нию соответствующего бита информации в байте, выключенное - нулевому.Information about the state of the controlled byte through the repeater unit 1 is fed to the inputs of the information output unit 3, the memory unit 2, and the control unit 5. If the device is in the Probe mode, which is set by the switch 22 in the information output unit 3, the unit 3 passes information into the display unit 4 directly from the repeater unit 1. The on state of the LEDs 23.1-23.9 in the display unit 4 corresponds to the single state of the corresponding bit of information in the byte, the off state to the zero one.
Таким образом, устройство позвол ет наблюдать за изменением логических уровней одновременно в дев ти цеп х.Thus, the device makes it possible to observe changes in logical levels simultaneously in nine chains.
Если устройство находитс в режиме Пам ть, то информаци через- блок 3 выдачи информации проходит на вход блока 4 индикации уже с выхода блока 2 пам ти. Каждый входной байтIf the device is in the Memory mode, the information through the information output unit 3 passes to the input of the display unit 4 already from the output of the memory unit 2. Every input byte
554554
анализируетс блоком 5 контрол , который в случае поступлени байта с неправильной четностью, т.е. количество единичных разр дов в байте иis analyzed by control unit 5, which in the case of arrival of a byte with incorrect parity, i.e. the number of bits in a byte and
контрольном разр де четное, возбуждает на своих выходах сигнал- Ошибка , причем на первом выходе этот сигнал имеет единичный уровень, на втором - нулевой. Перепадом из единицы в нуль с второго выхода блока 5 контрол запускаетс формирователь 6, формирующий импульс, по заднему фронту которого триггер 7 устанавливаетс в единичное положение, такthe control bit is even; it triggers a signal-Error at its outputs, and at the first output this signal has a single level, at the second - zero. A differential from one to zero from the second output of the control unit 5 starts the shaper 6, which generates a pulse, on the falling front of which the trigger 7 is set to the single position, so
как на J-входе триггера 7 в этот мо- мент находитс разрешающий единичный потенциал Ошибка с первого выхода блока 5 контрол . Одновременно ошибочный байт и контрольнъй разр д,as at the J-input of the trigger 7 at this moment there is a resolving unit potential Error from the first output of the control unit 5. Simultaneously wrong byte and test bit,
поступающие на первые J-входы триггеров 20.1-20.9, запоминаютс в блоке 2 пам ти, так как на вторьгх J-вхо- дах триггеров 20.1-20.9 находитс разрешающий единичный потенциал Ошибка с первого выхода блока 5 контрол , а на С-входы триггеров 20.1-20.9 поступает синхронизирующий импульс с выхода формировател 6. Нулевой потенциал с инверсного выхода триггера,Those arriving at the first J-inputs of the flip-flops 20.1-20.9 are memorized in memory block 2, since the second J-inputs of the flip-flops 20.1-20.9 contain the resolving unit potential Error from the first output of the control unit 5, and the C-inputs of the flip-flops 20.1 -20.9 the synchronizing impulse comes from the driver 6 output. Zero potential from the inverse trigger output,
7 вызывает свечение светодиода 9,7 causes the LED to glow 9,
сигнализирующего о произошедшем сбое. Кроме того, нулевой потенциал с обратного выхода триггера 7 пост-упает на второй вход форьшровател 6, запРбща его дальнейшую работу. Это необходимо дл того, чтобы исключить возможную порчу информации в блоке 2 пам ти при по влении на выходе устройства последующего байта с неправильной четностью.signaling a crash. In addition, the zero potential from the reverse output of the trigger 7 post-falls to the second input of the forwarder 6, preventing its further operation. This is necessary in order to eliminate the possible corruption of information in memory block 2 when a subsequent byte of the wrong parity appears at the output of the device.
Длительность импульса, формируемого формирователем 6, выбрана равной половине длительности импульса тактовой частоты, вырабатываемой генератором ЭВМ. Это необходимо дл исключени возможного ложного опрокидываний триггера 7, так как информационные биты могут поступать с некоторым фазовым сдвигом, что св зано с различным временем переключени различного рода регистров и счетчиков, с различным временем задержки, вносимых кабельными приемниками и переоThe duration of the pulse generated by the shaper 6 is chosen equal to half the pulse duration of the clock frequency generated by the computer generator. This is necessary to avoid possible false tipping of the trigger 7, since the information bits can arrive with a certain phase shift, which is associated with different switching times of various kinds of registers and counters, with different delay times introduced by cable receivers and relays.
датчиками и т.д. Фазовый сдвиг инфор- мационных битов может вызвать ложные всплески на выходах блока 5 контрол и, соответственно, запуск формировател 6, но опрокидывани триггера 7sensors, etc. The phase shift of the information bits may cause false bursts at the outputs of the control unit 5 and, accordingly, the start of the driver 6, but the triggering of the trigger 7
не происходит, так как установка триггера 7 происходит по заднему фронту импульса с формировател 6, поступающего на С-вход триггера 7, а длительность этого импульса больше, чем длительность возможных всплесков, т.е. к моменту окончани импульса с формировател 6 на 3-входе триггера 7 находитс нулевой запрещающий потенциал .does not occur, since the installation of the trigger 7 takes place on the falling edge of the pulse from the driver 6 arriving at the C input of the trigger 7, and the duration of this pulse is longer than the duration of the possible bursts, i.e. at the time of the end of the pulse from the forcing 6, there is a zero inhibitory potential at the 3 input of the trigger 7.
Таким образом, устройство способно запоминать ошибочный байт в блоке 2 пам ти, индициру его состо ние блоком 4 индикации. Такое состо ние устройства сохран етс до тех пор, пока не будет произведен сброс блока 2 пам ти и триггера 7 с помощью кнопки 10 Сброс.Thus, the device is capable of storing an erroneous byte in the memory block 2, indicating its status by the display block 4. Such a state of the device is maintained until the memory 2 and the trigger 7 are reset by the 10 Reset button.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853933558A SU1310755A1 (en) | 1985-07-26 | 1985-07-26 | Device for checking logic units |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853933558A SU1310755A1 (en) | 1985-07-26 | 1985-07-26 | Device for checking logic units |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1310755A1 true SU1310755A1 (en) | 1987-05-15 |
Family
ID=21190583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853933558A SU1310755A1 (en) | 1985-07-26 | 1985-07-26 | Device for checking logic units |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1310755A1 (en) |
-
1985
- 1985-07-26 SU SU853933558A patent/SU1310755A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 995030, кл, G 01 R 31/28, 1981. Авторское свидетельство СССР № 917144, кл. G 01 R 31/28, 1980. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US2589465A (en) | Monitoring system | |
US4011542A (en) | Redundant data transmission system | |
US4342112A (en) | Error checking circuit | |
SU1310755A1 (en) | Device for checking logic units | |
US3805040A (en) | Self-checked single bit change register | |
SU1290213A1 (en) | Device for checking logical equipment | |
SU962961A1 (en) | Device for detecting flaws in digital integrating structures switching units | |
US4199727A (en) | Malfunction detector | |
JP2512325B2 (en) | Fan failure detection device | |
SU1298750A1 (en) | Device for detecting contention in synchronized digital blocks | |
SU734658A1 (en) | Information output device | |
SU633019A1 (en) | Digital computer logic unit testing device | |
SU1228140A1 (en) | Displaying device | |
SU1499451A1 (en) | Digital delay line | |
SU1228231A1 (en) | Device for checking random number generator | |
SU711575A2 (en) | Device for delivery of current code of time interval | |
SU393700A1 (en) | DEVICE FOR THE CONTROL OF THE OPERATION OF SWITCHING ELECTRIC EQUIPMENT | |
SU1117674A1 (en) | Multicell checking device | |
SU771731A1 (en) | Self-checking rapid-access storage | |
RU2105357C1 (en) | Shift register | |
SU1649523A1 (en) | Overflow controlled counter | |
SU1509902A2 (en) | Device for detecting errors in code transmission | |
SU1043668A1 (en) | Pulse counter checking device | |
SU1277216A1 (en) | Storage with self-check | |
SU1539761A1 (en) | Information input device |