SU1290321A1 - Устройство динамического приоритета - Google Patents

Устройство динамического приоритета Download PDF

Info

Publication number
SU1290321A1
SU1290321A1 SU853888710A SU3888710A SU1290321A1 SU 1290321 A1 SU1290321 A1 SU 1290321A1 SU 853888710 A SU853888710 A SU 853888710A SU 3888710 A SU3888710 A SU 3888710A SU 1290321 A1 SU1290321 A1 SU 1290321A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
nand
elements
inputs
Prior art date
Application number
SU853888710A
Other languages
English (en)
Inventor
Виктор Моисеевич Круглоз
Людмила Ростиславовна Наймарк
Юрий Сергеевич Савостьянов
Владимир Ильич Шеремет
Original Assignee
Предприятие П/Я В-2962
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2962 filed Critical Предприятие П/Я В-2962
Priority to SU853888710A priority Critical patent/SU1290321A1/ru
Application granted granted Critical
Publication of SU1290321A1 publication Critical patent/SU1290321A1/ru

Links

Landscapes

  • Multi Processors (AREA)

Abstract

Изобретение относитс  к автоматике и вычислительной технике. Устройство предназначено дл  распределени  общего ресурса. Цель изобретени  - повышение быстродействи . Устройство содержит четыре элемента НЕ 7-10, п ть элементов И-НЕ 1-5 и два элемента ИЛИ 6,11. В устройстве запросы по более приоритетным входам обслуткиваютс  в пор дке их прихода , а запрос по менее приоритетному входу обслуживаетс  при отсутствии очереди по более приоритетным входам. Уменьшение времени ожидани  по приоритетным входам достигаетс  тем, что при наличии двух потоков на обслуживание по приоритетным входам с высокой интенсивностью устройство не представл ет общего ресурса низкоприоритетному запросу до тех пор, пока не будет обслужен один из приоритетных потоков. 1 ил. (Л 12

Description

Изобретение относитс  к цифровой вычислительной технике, предназначено дл  распределени  общего ресурса и может быть использовано в блоках управлени  устройствами общего пользовани , например общей пам тью.
Цель изобретени  - повьшение быстродействи  устройства.
На чертеже показана функциональна  схема устройства.
Устройство содержит п ть элементов И-НЕ 1-5, первый элемент ИЛИ 6, четыре элемента НЕ 7-10, второй элемент ИЛИ 11, информационные входы 12-14 и выходы 15-17.
Устройство работает следующим образом.
В исходном состо нии сигналы на входах 12-14 устройства равны нулю, на выходах элементов И-НЕ 1-5 присутствуют единицы и соответственно на выходах 15-17 устройства сигна- лы равны нулю.
. В случае прихода единичного сигнала по третьему входу 14 на выходе п того элемента И-НЕ 5 устанавливаетс  нуль и приход сигналов по другим входам уже не изменит состо  НИН триггера, собранного на элементах И-НЕ 3, 4 и 5. На третьем выходе 17 устройства по вл етс  единичный сигнал. Предположим, затем приходит сигнал запроса по первому входу 12, а после этого - сигнал запроса по второму входу 13. Б этом случае на выходе элемента И-НЕ 5 образуетс  ноль и приход сигнала по второму йходу 13 не измен ет состо ни  триггера, собранного на элементах И-НЕ 1 и 2. После сн ти  сигнала по третьему входу 14 на выходе элемента И-НЕ 3 образуетс  ноль, так как нулевой сигнал с выхода элемента И-НЕ 1 преп тствует по влению нул  на выходе элемента И-НЕ 4. На первом выходе 15 устройства по вл етс  сигнал запроса общего ресурса . I
Предположим, что на первом входе
12 присутствует единичный сигнал, на втором и третьем Е1ходах 13 и 14 сигналы отсутствуют. Тогда на выходах элементов И-НЕ 1 и 3 присутствуют нули, на выходах элементов И-НЕ 2, 4 и 5 присутствуют единицы. Затем приходит единичный сигнал по третьему входу 14, а после него - (сигнал по второму входу 131. После
сн ти  сигнала с первого входа 12 через врем  t (где Т - врем  задержки одного элемента) на выходе элемента И-НЕ 3 по вл етс  единица и
еще через врем  Т ноль образуетс  на выходе четвертого элемента И-НЕ 4,. так как переходу в нулевое состо ние элемента И-НЕ 5 в течение времени ЗТ (после сн ти  нулевого
сигнала с выхода элемента И-НЕ 3) преп тствует нулевой сигнал с выхода второго элемента ИЛИ 11.
Если во врем  обслуживани  запроса по входу 13 снова по витс  запрос по входу 12, то процесс повторитс  и запрос по третьему, менее приоритетному, входу не будет обслуживатьс  при наличии очереди запро- сов по первому и второму входам 13
и 14.
Таким образом, запросы по более приоритетным входам обслуживаютс  а пор дке их прихода, а запрос по менее приоритетному входу обслуживаетс  при отсутствии очереди по более приоритетным входам.
Уменьшение времени ожидани  по приоритетным входам достигаетс  тем, что при наличии двух потоков
на обслуживание по приоритетным
входам с высокой интенсивностью устройство не представл ет общего ресурса низкоприоритетному запросу до : тех пор, пока не будет обслужен -,
один из приоритетных потоков. Така  постановка вопроса продиктована тем, что быстродействи  общего ресурса недостаточно дл  обслуживани  трех, потоков без значительного снижени 
производительности всех трех абонен- тов, в то врем  как в среднем ресурс в состо нии обслужить все запросы.
Рассмотрим конфликтную ситуацию, например, по первому и второму входам .
Пусть по перЬому и второму входам 12 и 13 одновременно приход т сигналы запроса. I
В этом случае через врем Т после прихода сигналов на выходах первого и второго элементов И-НЕ 1 и 2 по вл ютс  нули, которые устанавливают в единицу через врем  2 соответственно элементы И-НЕ 2 и 1. Дальнейшему развитию колебательного процесса преп тствует нулевой сигнал с выхода первого элемента ИЛИ 6, который по вл етс  через врем  2Т .
Таким образом, конфликтна  ситуаци  будет решена в пальзу сигнала запроса по первому входу 12, так как через врем  2 Т после прихода входных сигналов на одном их входов элемента И-НЕ 2 все врем  будет присутствовать рулевой сигнал (или с выхода элемента И-НЕ 1, или с выхода первого элемента ИЛИ 6). Триггер, собранный на элементах И-НЕ 1 и 2, устанавливаетс  в положение, при котором ноль по вл етс  на выходе первого элемента И-НЕ 1. Нулевой сигнал с выхода элемента И-НЕ 1 преп тствует установке в ноль элемента И-НЕ 4, следовательно, в ноль устанавливаетс  элемент И-НЕ 3. Единичный сигнал при этом по вл етс  на первом выходе 15 устройства.
В случае возникновени  конфликта, например, между сигналами запроса по первому и третьему входам 12 и 14 конфликт разрешаетс  аналогично в пользу первого, более приоритетного , входа 12 благодар  введению в структуру устройства второго элемента ИЛИ 11 и элемента НЕ 10.

Claims (1)

  1. Формула изобретени  Устройство динамического приоритета , содержащее четыре элемента НЕ, отличающеес  тем, -что, с целью повьппени  быстродействи , в него введены п ть элементов И-НЕ и два элемента ИЛИ, причем выход первого элемента И-НЕ соединен с входом первого элемента НЕ и.первыми входами второго и третьего элементов И-НЕ.,
    Редактор М.Бандура Заказ 7903/47
    Составитель В.Гудовский
    Техред А.Кравчук Корректор Е.Рошко
    Тираж 673Подписное
    ВНИИПИ Государственного комитета СССР
    по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5
    Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4
    O
    выход второго элемента И-НЕ соединен с входом второго элемента НЕ, первым входом первого элемента И-НЕ и вторым входом третьего элемента И-НЕ, выход третьего элемента И-НЕ соединен с входом третьего элемента НЕ и вторыми входами первого и второго элементов И-НЕ, первый вход запроса устройства соединен с первым входом четвертого элемента И-НЕ и с третьим входом первого элемента И-НЕ, второй вход запроса устройства соединен с первым входом п того элемента И-НЕ и третьим входом второго элемента И-НЕ,
    5 третий вход запроса устройства соединен с третьим входом третьего элемента И-НЕ, четвертьш вход которого соединен с выходом четвертого элемента НЕ, вход которого соединен с вы0 ходом первого элемента ИЛИ, выход четвертого элемента И-НЕ соединен с входом второго элемента ИЛИ, вторым входом п того элемента И-НЕ и четвертым входом второго элемента И-НЕ, выход п того элемента И-НЕ соединен с вторым входом четвертого элемента И-НЕ и четвертым входом первого эле-. мента И-НЕ, выход второго элемента ИЛИ соединен с третьим входом п того элемента И-НЕ, выход первого элемента НЕ соединен с первым выходом запроса устройства и первым входом первого элемента ИЛИ, выход второго элемента НЕ соединен с вторым выхо5 дом запроса устройства и вторым входом первого элемента ИЛИ, а выход третьего элемента НЕ соединен с tpeтьим выходом запроса устройства.
    0
SU853888710A 1985-04-23 1985-04-23 Устройство динамического приоритета SU1290321A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853888710A SU1290321A1 (ru) 1985-04-23 1985-04-23 Устройство динамического приоритета

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853888710A SU1290321A1 (ru) 1985-04-23 1985-04-23 Устройство динамического приоритета

Publications (1)

Publication Number Publication Date
SU1290321A1 true SU1290321A1 (ru) 1987-02-15

Family

ID=21174745

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853888710A SU1290321A1 (ru) 1985-04-23 1985-04-23 Устройство динамического приоритета

Country Status (1)

Country Link
SU (1) SU1290321A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 873242, кл. С 06 F 9/46, 1980. Авторское свидетельство СССР № 934475, кл. G 06 F 9/46, 1980. *

Similar Documents

Publication Publication Date Title
US4554628A (en) System in which multiple devices have a circuit that bids with a fixed priority, stores all losing bids if its bid wins, and doesn't bid again until all stored bids win
US5870560A (en) Arbitraion unit with round-robin priority, particularly for multiprocessor systems with syncronous symmetrical processors
SU1290321A1 (ru) Устройство динамического приоритета
JPS5836381B2 (ja) 共用メモリ制御装置
JP2000324123A (ja) 競合優先制御回路
US3766530A (en) Communications between central unit and peripheral units
JP2538874B2 (ja) 共通バス調停方式
SU1242948A1 (ru) Устройство управлени прерывани ми
SU1123033A1 (ru) Многоканальное устройство приоритета
SU1319030A1 (ru) Устройство приоритета дл выбора групповых за вок
EP0070458A2 (en) Single chip microcomputer
SU1096645A1 (ru) Многоканальное устройство дл приоритетной селекции импульсов
SU1350844A1 (ru) Устройство дл формировани дискретных частотных сигналов
SU679983A1 (ru) Устройство приоритета
SU1174925A1 (ru) Многоканальное асинхронное устройство приоритета
SU1145343A1 (ru) Многоканальное устройство приоритета дл обслуживани запросов
SU1273928A1 (ru) Асинхронное устройство дл обслуживани запросов
SU1148030A1 (ru) Многоканальное устройство приоритета
JPH01128152A (ja) シリアルi/o回路
SU798998A1 (ru) Ячейка пам ти дл буферного запо-МиНАющЕгО уСТРОйСТВА
SU1562915A2 (ru) Многоканальное устройство дл обслуживани запросов
SU1322284A1 (ru) Многоканальное устройство дл организации доступа к ресурсам
SU1566350A1 (ru) Устройство приоритета
SU940151A1 (ru) Устройство обмена информацией
JPS59188721A (ja) バス構成