SU1290259A1 - Устройство дл временного программного управлени - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано при- создании цифровых систем программного управлени  различного назначени . Цель изобретени  - повьшшние точности отсчета временных интервалов при переменном цикле программы и надежности устройства. Устройство содержит блок 1 синхронизации, блок 2 (Л С .ф- - ф: Л77 источников индгорноциа

Description

пам ти, блок 3 управлени , счетчик 4 времени, сумматор 5, группу 6 первых элементов И, блок 7 оперативной пам ти, регистр 8, группу 9 элементов ЭКВИВАЛЕНТНОСТЬ, две группы 10, 16 элементов НЕ, элементы 13, 19 НЕ, элементы 11, 12, 15, 17, 20, 21, 23 И, блок передачи ,информации, блок 27 сбора информации, блок 26 исполнительных элементов, элементы ИЛИ

1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при создании цифровых систем программного управлени  различного назначени .

Целью изобретени   вл етс  повышение точности отсчета временных интервалов при переменном цикле программы и надежности устройства.

На фиг. 1 представлена функциональна  схема устройства; на фиг. 2- схема блока управлени ; на фиг. 3 - то же, блока синхронизации; на фиг. 4 - то же, блока передачи информации; на фиг. 5 - то же, блока исполнительных элементов; на фиг. 6 - алгоритм реализации временной команды; на фиг. 7 - пример алгоритма управлени  исполнительным элементом; на фиг. 8 - пример временной диаграммы функционировани  устройства .-

Устройство содержит (фиг. 1) блок синхронизации 1, блок 2 пам ти (ЗУ), блок 3 управлени , счетчик 4 времени , сумматор 5, группу первых элементов И 6, блок 7 оперативной пам ти (ОЗУ), регистр 8, группу элементов ЭКВИВАЛЕНТНОСТЬ 9; группу че:твертых элементов НЕ 10, третий и восьмой элементы И 11 и 12, третий элемент НЕ 13, RS-триггер 14, второй элемент И 15, группу первых элементов НЕ 16, шестой элемент И 17, второй элемент ИЛИ 18, второй элемент НЕ 19, седьмой элемент И 20, четвертый элемент И 21, первый элемент ИЛИ 22, п тый элемент И 23, формирователь 24 импульсов, блок 25 передачи информации, блок 26 йсполни18 , 22, RS-триггер 14, формирователь 24 импульсов. Введение блока передачи информации, блока сбора информации , блока исполнительных элементов сумматора, регистра, группы элементов ЭКВИВАЛЕНТНОСТЬ, двух групп элементов НЕ, RS-триггера, формировател  импуль сов, элементов ИЛИ и И позвол ет достичь поставленной цели. 1 3.п, ф-лы, 8 ил.

5

0

5

0

5

0

тельных элементов, блок 27 сбора информации .

Блок 3 управлени  (фиг. 2) содержит дешифратор 28, второй элемент ИЛИ 29, первый, второй, третий элементы И 30, 31 и 32, первый элемент НЕ 33, первый элемент ИЛИ 34, элемент ЭКВИВАЛЕНТНОСТЬ 35, второй и третий элементы НЕ 36 и 37, п тый, четвертый, шестой элементы И 38-40, третий элемент ИЛИ 41, группу седьмых эле мантов И 42, задатчик 43 адреса , состо щий из накапливающего сумматора 44 и счетчика 45 импульсов .

Блок 1 синхронизации (фиг. 3) содержит генератор импульсов 46, ждущий мультивибратор 47, дифференцирующий элемент 48, элемент И 49, счетчик 50 импульсов, дешифратор 51.

Блок 25 передачи информации (фиг. 4) содержит RS-триггер 52, элемент ИЛИ 53, элементы И 54, 55 и 56, группу элементов И 57, усилители 58 и 59 , группу усилителей 60, элемент 61 согласовани .

Блок 26 исполнительных элементов (фиг. 5) содержит дешифратор 62, группу RS-триггеров 63, усилители 64 .

I Блок 27 сбора информации представл ет собой мультиплексор-селектор и может быть вьшолнен на микросхемах 133 КП5,

Блок I синхронизации предназначен дл  установки в нулевое состо ние задатчика 43 адреса блока 1 управлени  (выход сГд ) и выработки синхросигналов (выходы С, , , L J ) .

Блок 2 пам ти служит дл  хранени  командных слов.

Блок 7 оперативной пам ти служит дл  записи кодов моментов окончани  временных интервалов (задержек), работает в режимах считывани  и записи информации.

Блок 3 управлени  обеспечивает управление хадом программы за счет изменени  состо ни  задатчика адреса команд в зависимости от кодов операций , состо ни  входной информации и значени  истинности.

Формирователь 24 осуществл ет выработку , импульсов выборки микросхемы с временным сдвигом относительно адресных и информационных входов, необ ходимым дл  устойчивого срабатывани  блока 7 оперативной пам ти выбранного типа.

Блок 25 передачи информации предназначен дл  выдачи кода адреса исполнительного элемента (вторые входы , разр ды с А+1 по С) при наличии признака команды вывода (четвертый вход f) или кода адреса источника информации - датчика (третьи выходы, разр ды с А + 2 по С) при наличии признака команды ввода (третий вход ё) и согласовани  параметров этих сигналов с входными сигналами (Р, F, А+1,о..,С) блоков 26 исполнительных /элементов и сбора информации 27 соответственно , а также согласовани  параметров сигнала опроса с выхода (Н) блока 27 сбора информации с входным сигналом (п тый вход h) блока 3 (по времени и уровню).

Блок исполните{1ьньгх элементов 26 предназначен дл  выдачи управ/х ющих воздействий на объект управлени  в соответствии с адресом исполнительного элемента при наличии признака команды вьшода (F),

Блок сбора информации 27 предназначен дл  опроса источников информации (датчиков) в соответствии с адресом при наличии признака команды ввода (Е) и выдачи сигнала результата опроса (Н).

Работа системы временного прог- раммного управлени  осуществл етс  по командам, записанным в блоке 2 пам ти (ЗУ). Используютс  следующие типы команд: команда вьшода, команда ввода и логической обработ- ки, временна  команда.

Число выходов блока 2 пам ти соответствует .количеству разр дов командного слова.

5

0

. 5

0 5

0

5

Каждое командное слово может быть разбито на информационные пол .

Комбинации в первых разр дах : (первые выходы) на выходе блока 2 пам ти соответствуют кодам операций ;. (команд).

Нулева  комбинаци  в разр дах с 1 по а представл ет собой код команды вывода f, по которой происходит подача управл ющего воздействи  на исполнительные элементы (ИЭ). После выполнени  этой команды происходит переход к следующей по программе команде, при этом разр ды с а+1 по с представл ют собой код адреса ИЭ.

Наличие хот  бы одной единицы в разр дах с 1 по а-1 определ ет код команды ввода и логической обработки е, по которой происходит опрос источников информации (ИИ), анализ полученной информации .и переход по программе в соответствии с результатом опроса. Эти же разр ды (с 1 по а, первые выходы блока 2) представл ют собой код относительного укороченного адреса условного перехода , разр д а+1 определ ет признак сравнени  с состо нием источника информации h, а разр ды с а+2 по с представл ют собой код адреса опрашиваемого источника информации.

Наличие единицы в разр де а и нулей в разр дах с 1 по а-1 определ ет код временной команды d, котора  позвол ет реализовать временные задержки . При этом разр ды с а+ 1 по в (вторые выходы блока 2) определ ют код длительности временной задержки, а разр ды с в+1 по с - код адреса  чейки оперативного блока 4 пам ти, в которую производитс  запись, хранение и считывание кода момента времени окончани  отсчета временного интервала.

Принцип реализации временной команды заключаетс  в следующем (фиг.6),

С приходом временной команды, зафиксированной , например, по адресу (к) блока 2 пам ти, триггер 14 устанавливаетс  в нулевое состо ние и Б соответствии с адресом (разр ды с в+1 по с) опрашиваетс   чейка блока 7 .

При этом, если данна   чейка ОЗУ находитс  в нулевом (исходном) состо нии , в нее производитс  запись кода момента окончани  временной заш

5-1290259

держки, представл ющего собой сумму v кодов текущего времени со счетчика А времени и длительности временной задержки (разр ды с а-«-1 по в) . В противном случае код, записанный ранее в  чейке ОЗУ, сравниваетс  с кодом текущего времени. При этом в случае сравнени  этих кодов на выходе триггера 14 (фиксатора) формируетс  сигнал окончани  временной задержки, и соответствующа   чейка ОЗУ приводитс  в исходное состо ние. В случае несравнени  этих кодов состо ние  чейки ОЗУ не мен етс , и процесс отсчета временного интервала продолжаетс . По окончании временной команды происходит переход к следующему адресу ЗУ ().

Перед началом работы необходимо установить все  чейки ОЗУ 7 в нуле- . вое (исходное) состо ние . Это обеспечиваетс  начальной частью программы , записанной в блок пам ти (ЗУ).

При включении питани  на вход установки в ноль задатчика адреса A3 блока 3 управлени  поступает импульс

20

25

с первого выхода (f) блока 1 синхронизации и устанавливает его в нулевое (исходное) состо ние.

На выходах f, , блока 1 ронизации формируютс  синхроимпульсы. По импульсу на четвертом выходе (j) происходит считывание команд из блока пам ти 2 (ЗУ).

В процессе установки в нулевое состо ние  чеек блока 7 оперативной пам ти комбинаци  в первых (а) раз- - р дах на первых выходах ЗУ 2 соответствует коду временной команды, который поступает на входы блока 3 управлени  и обеспечивает формирование сигнала на его третьем выходе (d). Код временной задержки соответствует задержке, длительность которой равна нулю, т.е. характеризует-. с  наличием нулей в разр дах с а+1 по ;в блока 2 пам ти. Поступление этого кода через группу Г6 элементов НЕ на входы элемента И 17 обеспечивает наличие-на его выходе единичного сигнала.

Этот сигнал после инвертировани  элементом НЕ 19 поступает на вход элемента И 20, нулевой сигнал с выхода которого запрещает прохождение информации из сумматора 5 через группу 6 элементов И и обеспечивает наличие нулей на информационных входах блока 7 оперативной пам ти.

Этот же сигнал после прохождени  через элемент ИЛИ 18 и совпадени  с синхро:импульсом с третьего выхода (t) блока 1 синхронизации на элементе-И 21 обеспечивает наличие единицы на первом управл ющем входе (3/ /с - запись/считывание ОЗУ 7, а после прохождени  через элемент ИЛИ 22 и совпадени  на элементе И 23 с СИГН.ЗЛОМ,  вл ющимс  признаком команды времени, поступает на вход формировател  импульсов 2А. В результате этого будет сформирован импульс на втором входе (в/м - выборка мик росхемы) и при наличии на первом управл ющем входе (з/с) единичного сигнала произойдет запись нул  в  чейку ОЗУ 7 в соответствии с адресом. При отсутствии сигнала (единичного ) на выходе элемента И 21, т.е. при нулевом сигнале на первом управл ющем входе (з/с) ОЗУ 7 импульс на втором управл ющем входе (в/м) ОЗУ 7 формируетс  по сигналу jc с второго выхода (,) блока 1 синхронизации . При этом происходит считывание информации с  чейки ОЗУ 7 в соответствии с адресом.

Код адрера  чеек (разр ды с в+1 синх- 30 по с) поступает на адресные входы ОЗУ 7 из ЗУ 2, причем последовательно перебираютс  все адреса  чеек, начина  с нулевого.

Таким образом, к моменту начала

35 работы все  чейки ОЗУ 7 будут находитьс  в нулевом состо нии.

Далее функционирование устройства осуществл етс  в соответствии с рабочей частью программы.

По синхроимпульсу на четвертом выходе (f, ) блока 1 синхронизации происходит считывание команды из ЗУ 2.

Сигнал,  вл ющийс  признаком вре45 менной команды, формируетс  на втором выходе (d) блока 3 управлени  при поступлении на его входы кода команды времени.

Код временной задержки из ЗУ 2

Q команд поступает на первые входы сумматора 5 и через группу 16 элементов НЕ - на входы элемента И 17, нулевой сигнал с выхода которого после инвертировани  элементом НЕ I9 обес55 печивает формирование единичного сигнала на первом входе элемента И 20.

По с1П1хроимпульсу на втором выходе (б, ) блока 1 синхронизации на вто

ром управл ющем входе (в/м) ОЗУ 7 .формирователем 24 формируетс  импуль через элемент ИЛИ 22 при совпадении с сигналом с с второго выхода (d) блока 3 управлени  на элементе И 23. При наличии нулевого сигнала на первом управл ющем входе (з/с) блока 7 оперативной пам ти по этому импульсу опрашиваетс   чейка РЗУ 7 в соответствии с адресом, поступившим из ЗУ 2 на его адресные входы.

Содержимое  чейки переписываетс  в регистр 8 и поступает на первые входы группы 9 элементов ЭКВИВАЛЕНТНОСТЬ и входы группы 10 элементов НЕ. При наличии нулей на выходах все разр дов регистра 8 (так как  чейка находитс  в нулевом состо нии) на выходе элемента И 12 будет единичный сигнал, который через элемент ИЛИ 18 обеспечивает наличие единичного сигнала на входе элемента И 21, а при совпадении с сигналом на первом вход элемента И 20 - формирование единичного сигнала на его выходе.

На вторые входы (второе слогаемое сумматора 5 поступает код текущего времени с выходом соответствующих (старших) разр дов счетчика времени

Код, соответствующий моменту нача ла отсчета времени, суммируетс  с кодом, соответствующим длительности временной задержки. Результат сложени , т.е. код момента окончани  отсчета временного интервала, поступа- ет на информационные входы ОЗУ 7, так как единичный сигнал с выхода третьего элемента И 20 разрешает прохождение информации из сумматора 5 через группу 6 Элементов И.

По импульсу на третьем выходе СсГ.) блока 1 синхронизации через элемент И 21 формируетс  единичный сигнал на первом управл кнцем ОЗУ 7 .. (з/с) и через элемент ИЛИ 22, эле- мент И 23 формирователем 24 формируетс  импульс на втором управл ющем входе (в/м) ОЗУ 7.

При этом код, соответствующий моменту времени окончани  отсчета вре- менного интервала, записываетс  в  чейку ОЗУ 7 в соответствии с адресом , поступившим из ЗУ 2 команд.

В каждом следующем цикле работы с приходом данной временной команды происходит сравнение этого кода с кодом текущего времени со счетчика 4. При этом по импульсу с второго

5

О

5

выхода ( с, ) Через элементы 1-1ПИ 22, И 23 и формирователь 24 опрашиваетс  в соответствии с адресом  чейка ОЗУ

7,ее содержимое поступает в регистр

8,а затем на входы группы 9 элементов ЭКВИВАЛЕНТНОСТЬ и сравниваетс 

с кодом текущего времени, поступающим со счетчика времени 4. При неэквивалентности сравниваемых кодов процесс отсчета временного интервала продолжаетс  и состо ние  чейки ОЗУ 7 не мен етс .

При наступлении эквивалентности этих Кодов на .выходе элемента И 11 по импульсу на третьем выходе () блока 1 синхронизации формируетс  единичный сигнал, поступающий на S-вход триггера 14. На выходе триггера 14 формируетс  сигнал окончани  временной задержки (Х), который поступает на вход блока 3 управлени  и на вход элемента ИЛИ 18, чтобы обеспечить единичный сигнал на первом управл ющем входе (з/с) и формирование импульса на втором управл ющем входе (в/м) ОЗУ 7, по которому произойдет запись нул  в соответствующую  чейку ОЗУ 7. При этом наличие нулей на информационных входах ОЗУ 7 обеспечиваетс  нулевым сигналом с выхода элемента И 20, так как на его второй вход поступает нулевой сигнал с выхода элемента И 12.

Таким образом,  чейка ОЗУ 7 приводитс  в исходное состо ние.

С приходом следующей временной команды по импульсу на втором выходе (Г ) блока 1 на R-вход триггера 14 поступает сигнал, который возвращает его в исходное состо ние.

Сигнал с выхода элемента НЕ 13 запрещает выдачу сигнала окончани  временной задержки при поступлении команды времени в случае по влени  нулей на выходах всех разр дов счетчика 4 времени и при наличии нулей на выходах всех разр дов регистра 8, т.е, до записи кода временной задержки из ЗУ 2 команд в сумматор 5. В результате дешифрации кода операций (разр ды с 1 по а), поступающего на входы дешифратора (команд) 28 блока 3 управлени , формируютс  сигналы на его выходах: d - признак временной команды; е - признак команды ввода и логической обработки; f - признак команды вывода. Сигналы с выходов е, f блока 3 управлени  поступают на входы блока 25 передачи информации .

После преобразовани  признак команды вывода с п того выхода (F) блока 25 передачи информации вместе с адресом исполнительного элемента (разр ды с А+1 по С) поступает на входы блока исполнительных элементов 26 дл  воздействи  на объект управлени , а признак команды ввода с четвертого выхода (Е) блока 25 вместе с адресом опрашиваемого источника информации (разр ды с А+2 по С) поступает на входы блока сбора информации 27. С выхода (Н) этого бло- ка сигнал опроса источника информации после образовани  в блоке 25 передачи информации (выход h) поступает на вход блока 3 управлени , в котором триггер 14 опрашиваетс  по ко- манде ввода и логической обработки (е) аналогично опросу других исто11- ников информации

Код адреса опрашиваемых источни- ков информации поступает на входы элемента И 30. При этом код адреса дл  опроса триггера 14 характеризуетс  наличием только единиц в разр дах с а+2 по с.

Сигналы с выхода элемента И 31 при опросе триггера (фиксатора) 14 или с выхода элемента И 32 при опросе других источников информации в соответствии с адресом через элемент ИЛИ 34 поступают на вход элемента ЭКВИВАЛЕНТНОСТЬ 35 дл  сравнени  с содержимым а+1 разр дам В случае эквивалентности содержимого а+ разр да с кодом аргумента производитс  переход к следующей команде-. При этом формируетс  единичный сигнал на выходе элемента И 39, который через элемент ИЛИ 41 поступает на вход переноса младшего разр да на- капливающего сумматора 44. В противоположном случае происходит переход к команде в соответст вии с относительным укороченным адресом условного перехода (разр ды с 1 по а) поступающим н а вторые входы групп ы 42 элементов И. При этом формируетс единичный сигнал на выходе элемента И 38, в результате чего информаци  с выходом группы 42 элементов И по- ступает на информационные входы сумматора 44.

После временной команды (d) или команды вывода (f) происходит перех

к следующей по программе команде. Это обеспечиваетс  формированием единичного сигнала на выходе элемента И 40, который через элемент ИЛИ 4 поступает на вход сумматора 44. Н выходах задатчика адреса 43 формируетс  код адреса, поступающий на входы ЗУ 2 (команд).

В к;аждом цикле работы системы происходит отработка всех команд, в том числе ззременньк, записанных в программе ,. Максимальное врем  цикла прохождени  программы определ етс  из соотношени 

«- T-N

-ц - к шах ;

где Т -- период следовани  импульсов

на вькоде ронизации;

блока синхN - количество команд, записанК moi X

ных в программе.

При этом период изменени  состо ни  счетчика времени Cf определ етс  из соотношени 

T,,t.

Это обеспечиваетс  использованием необходимого числа старших разр дов счетчика 4 времени.

Блок 1 синхронизации работает следующим образом.

При подаче питани  через (RC-цепь) дифференцирующий элемент 48 ждущим мультивибратором 47 на первом выходе (Сд) формируетс  импульс дл  установки задатчика адреса 43 блока 3 управлени  в нулевое (исходное) состо ние

Одновременно запускаетс  генератор 46, импульсы с которого после установки счетчика 50 в нулевое состо ние поступают через элемент И 49 на его счетный вход. Выходы счетчика 50 св заны с дешифратором 5I, который формирует синхросигналы о,, Г , С на выходах блока 1 синхронизации.

Элементы, вход щие в блоки 25 и 26, могут быть выполнены на микросхемах 533-й и 564-й серий.

ЗУ 2 команд может быть выполнено на интегральных микросхемах 556 РТ 5, а ОЗУ 7 - на микросхемах 564 РУ 2.

Пример функционировани  предлагаемой системы временного программного управлени .

Пусть на некоторый исполнительный орган при вьшолнении логического услови  . X Q+Xj| 1 (номерам аргументов соответствуют адреса опрашиваемых источников информации) должен быть подан сигнал включени  на врем 

3,3 с. При невыполнении данного услови  X,

Х,„+Х,, 0

15

20

и после истечени  времени 3,3 с исполнительный орган должен быть отключен. Данному ис- полнительному органу поставлен в со- 5 ответствие триггер в блоке исполнительных элементов , включение которого осуществл етс  по одному адресу (у ), а отключение - по другому (у ) (фрагмент (граф-схемы управлени  рассматри- ваемым исполнительным органом представлен на фиг, 7). В условных вершинах соответствующим командам ввода и логической обработки осуществл етс  проверка состо ний источников информации , в том числе и состо ние триггера-фиксатора Х путем сравнени  признака с состо нием источника информации. В операторных вершинах осуществл етс  управление данным триггером по командам вывода и выполнение временной команды t (3,3; 2), что определ ет реализацию временной задержки на 3,3 с с использовани-j, ем второго слова- чейки ОЗУ 7. Б блоках С1 и С2 осуществл етс  решение задач управлени  другими исполнительными органами. В соответствии с этим в случае выполнени  логического услови  реализуетс  временна  команда, после которой провер етс  факт окончани  временной задержки.

Очевидно в первом цикле и до момента окончани  временной задержки и происходит выполнение операто- - ра у. и включение дарного исполнительного органа. На некотором цикле после окончани  временной команды Х становитс  равным 1 и производитс  выполнение оператора у,д: 1, т.е. отключение данного исполнительного органа .

В случае невыполнени  логического услови  на включение временной за- держки производитс  также выполнение оператора у : 1. Вьшолнение временной команды при этом осуществл етс  следующим образом (фиг. 8).

30

40

45

временной задержки, равной 3,3 с, 10 и соответственно двоичный код дан ной временной задержки, записанный в а-1.., в разр дах блока 2 пам ти, 1010.

Пусть в момент начала счета времени по данной временной задержке (во второй  чейке ОЗУ записан 0) в рассматриваемых разр дах счетчика зафиксирован код 0010. Тогда сумма- код момента окончани  временной задержки 1010 + 0010 1100 записьша- етс  в  чейку ОЗУ (втора   чейка). В-последующих циклах работы производитс  сравнение кода окончани  временной задержки с кодом текущего вре мени со счетчика времени. Очевидно, сравнение произойдет через 10 циклов изменени  состо ни  младшего разр да счетчика 4, после чего запишетс  единица в триггере (фиксаторе) 14, который будет опрошен по команде ввода и логической обработки.

Обращение к запоминающему устройству в системах программного управлени  происходит за цикл работы не по всем адресам, а в соответствии с выполнением логических условий по командам ввода и логической обработки, осуществл ющим условный переход по результатам опроса источников информации , например, при реализации бинарных программ, что приводит к переменному циклу программы.

Значение разности максимального и минимального времени цикла зависит от числа реализуемых команд и может Мен тьс  в достаточно широких пределах .

В прототипе код начального уста- нова и код шага отсчета определены из услови , что изменение кода промежуточных результатов отсчета временных интервалов должно осуществл тьс  не более одного раза за цикл программ .

Врем  между по влением одной и той же команды в соседних циклах может

мен тьс  в таких пределах, что про- Пусть в соответствии с необходимой о изойдет изменение промежуточного результата отсчета временного интервала более, чем один раз в течение одного цикла, а это приведет к недопустимо высоким погрешност м. 55 Пусть условие формировани  временной команды определ етс  функцией

пи Т V, .(всегда некотора  х; 1).

точностью реализации временных задержек число разр дов счетчика, св занных с сумматором, число разр дов сумматоров и ОЗУ 7 равно четырем (в - Зр, в - 2р, в - 1р, Вр), а период изменени  младшего (в - Зр)-го разр да счетчика составл ет ,33 с Тогда число циклов изменени  младще- го разр да счетчика дл  реализации

V, X, .(всегда некотора  х;

В случае, если дл  представлени  в

15

0

5 ,

0

0

5

временной задержки, равной 3,3 с, 10 и соответственно двоичный код данной временной задержки, записанный в а-1.., в разр дах блока 2 пам ти, 1010.

Пусть в момент начала счета времени по данной временной задержке (во второй  чейке ОЗУ записан 0) в рассматриваемых разр дах счетчика зафиксирован код 0010. Тогда сумма- код момента окончани  временной задержки 1010 + 0010 1100 записьша- етс  в  чейку ОЗУ (втора   чейка). В-последующих циклах работы производитс  сравнение кода окончани  временной задержки с кодом текущего времени со счетчика времени. Очевидно, сравнение произойдет через 10 циклов изменени  состо ни  младшего разр да счетчика 4, после чего запишетс  единица в триггере (фиксаторе) 14, который будет опрошен по команде ввода и логической обработки.

Обращение к запоминающему устройству в системах программного управлени  происходит за цикл работы не по всем адресам, а в соответствии с выполнением логических условий по командам ввода и логической обработки, осуществл ющим условный переход по результатам опроса источников информации , например, при реализации бинарных программ, что приводит к переменному циклу программы.

Значение разности максимального и минимального времени цикла зависит от числа реализуемых команд и может Мен тьс  в достаточно широких пределах .

В прототипе код начального уста- нова и код шага отсчета определены из услови , что изменение кода промежуточных результатов отсчета временных интервалов должно осуществл тьс  не более одного раза за цикл программ .

Врем  между по влением одной и той же команды в соседних циклах может

пи V, .(всегда некотора  х; 1).

V, X, .(всегда некотора  х;

случае, если дл  представлени  в

программе одной временной требуетс  одна команда, число реализуемых команд может мен тьс  от 2-х до п.

В соответствии с этим мен етс  и врем  цикла.

Например, если и t - врем  выполнени  одной команды,

, ПР X,X2 ...

, tu,4mm-2 J

у. I при X ,

и код промежуточного отсчета временного интервала в последнем случае изменитс  5 раз в течение одного .цикла программы вместо одного раза, в результате чего врем  задержки уменьшитс  в 5 раз по сравнению с требуемым.

Claims (2)

1. Формула изобретени 

   1, Устройство дл  временного программного управлени , содержащее блок синхронизации, блок управлени , блок пам ти, блок оперативной пам ти, счетчик времени, группу первых элементов И, два элемента НЕ, элемент ИЛИ, шесть элементов И, отличающеес  тем, что, с целью повышени  точности отсчета временных интервалов при переменном цикле программы и надежности устройства, введены блок передачи информации, блок сбора информации, блок исполнительных элементов, сумматор, регистр , группа элементов ЭКВИВАЛЕНТНОСТЬ , две группы элементов НЕ, триггер, формирователь импульсов, элемент ИЛИ, элемент И, причем первый выход блока синхронизации подключен к первому входу блока управлени , второй выход - к первому входу второго элемента И, к тактовому входу регистра, к первому входу первого элемента ИЛИ, к счетному входу счетчика времени, к первому входу блока передачи информации, третий выход - к первым входам третьего и четвертого элементов И, к второму входу блока управлени , а четвертый выход - к второму входу блока передачи информации и к управл ющему входу блока пам ти, соединенного адресными входами с первыми выходами блока управлени , первыми, вторыми и третьими информационными выходами - с третьими входами блока управлени , подключенного вторым выходом к второму входу второго элемента И, к второму входу третьего элемента И, к первому

   входу п того элемента И, третьим и четвертым выходами соответственно - к третьему и к четвертому входам блока передачи информации, четвертым входом - к выходу триггера, к первому входу второго элемента ИЛИ, а п тым входом - к первому выходу блока передачи информации, св занного вторым и третьими выходами с первьми входами

   блока исполнительных элементов, третьими выходами и четвертым выходом - с первыми входами и вторым входом блока сбора информации, подключенного третьими входами к информационным входам устройства, а выходом - к п тому входу блока передачи информации ,, соединенного п тым выходом с вторым входом блока исполнительных элементов, а шестыми входами - с вторыми и третьими информационными выходами блока пам ти, подключенного вторы : и информационньти выходами к первым входам сумматора и через группу первых элементов НЕ - к входам шестого элемента И, соединенного выходом с вторым входом второго элемента ИЛИ и через второй элемент НЕ - с третьим входом третьего элемента И, с первым входом седьмого элемента И, подключенного вторым входом к третьему входу второго элемента ИЛИ, „к выходу восьмого элемента И и через третий элемент НЕ - к четвертому входу второго элемента И, а выходом - к

   первым входам группы первы: с элементов И, соединенных вторыми входами с .соответствующими выходами сумматора, а выходами - с информационными входами блока оперативной пам ти, подключенного адресными входами к третьим ин- форм ционным выходам блока пам ти, первым управл ющим входом - к выходу четвертого элемента И и к второму входу первого элемента ИЛИ, св занного выходом с вторым входом п того элемента И, подключенного выходом к входу формировател  импульсов, соединенного выходом с вторым управл ющим входом блока оперативной

   пам ти, подключенного выходами к информационным входам регистра, соединенного выходами через группу четвертых элементов НЕ с входами восьмого элемента И, а также с первыми входами группы элементов эквивалентность , подключенных выходами к п тым входам третьего элемента И, а вторыми входами - к вторым входам сумматора и к выходам ртарших разр дов счетчика времени, причем S-вход и R-вход RS-триггера соединены соответственно с выходом третьего элемен та И и с выходом второго элемента И, а второй вход четвертого элемента И - с выходом второго элемента ИЛИ.
2. 2. Устройство по п. 1, отличающеес  тем, что блок управ лени  содержит дешифратор, накапливающий сумматор, счетчик импульсов, группу элементов И, шесть элементов И, три элемента ИЛИ, три элемента НЕ элемент эквивалентность, причем третьи входы блока управлени  подключены соответственно к входам дешифратора , к первому входу элемента эквивалентность, к входам первого элемента И, соединенного выходом с первым входом второго элемента И и через первый элемент НЕ с первым вхо дом третьего элемента И, подключенно го вторым входом к п тому входу блока управлени , а выходом - к первому входу первого элемента ИЛИ, соеди- ненного вторым входом с выходом вто- iрого элемента И, а выходом - с вторым входом элемента эквивалентность, соединенного выходом с первым входом четвертого элемента И и через второй элемент НЕ - с первым входом п того элемента И, подключенного вторым вхо дом ко второму входу четвертого эле10

   J5

   20

   25

   30

   мента И, к первому входу шестого элемента И и к второму входу блока управлени , выходом - к первым входам группы седьмых элементов И, а третьим входом через третий элемент НЕ - к второму входу шестого элемента И, а также к третьему выходу блока управлени  и к выходу второго элемента ИЛИ, св занного входами с первыми выходами дешифратора, подключенного вторым и третьим выходами соответственно к четвертому и к второму выходам блока управлени , а вхС дами - к вторью входам группы седьмых элементов И, подключенных вьгхбдами к первым информационным входам накапливаюш;его сумматора, соединенного входом обнуле ни  с входом обнулени  счетчика импульсов и с первым входом блока управлени , выходом переноса из старшего разр да - с счетным входом счетчика имцульсов, а входом переноса младшего разр да с выходом третьего элемента ИЛИ, подключенного первым и вторым входами к выходам четвертого и шестого элементов И, причем выходы накапливающего сумматора и счетчика импульсов  вл ютс  первыми выходами блока управлени , а второй вход второго элемента И - четвертым входом блока управлени .

   ik

   43

   5 1

   Т2

   с

   /

   (PU2.2

   Адрес ЗУ

   fPU2.3

   Я

   52

   J-4

   rf

   25

   ь

   7йидI .

   с

   iig.г/

   фаг. 5

   С Начало J I Гг-О

   С Конец J

   (Риг.б

   t(2,2) 1

   (Ри,г.7

   г/гпшшшишшшллшишшиишшишшшшшшлшш

   5-J DVlJTJl-nJlJTJlJlJnJ l rL

   IPui.S