SU1264319A1 - Устройство дл выделени моментов экстремумов сигнала - Google Patents

Description

Изобретение относитс  к импульсной технике и может быть использоцано в устройствах анализа формы иссле дуемого сигнала, а также в устройствах непрерывно-дискретного преобразовани . Цель изобретени  - повышение быстродействи  устройства. На чертеже приведена функциональна  схема устройства дл  выделени  моментов экстремумов сигнала. Устройство содержит источник 1 эталонных напр жений, компараторы 2, первые элементы 3 задержки, элементы И 4 первой группы, элемент ИЛИ-НЕ 5, элементы И 6 второй группы, элементы ИЛИ 7 и 8, второй элемент 9 задержки , шифратор 10, регистр 51, третьи элементы 12 задержки и блок 13 анали за, содержащий элементы ИЛИ 14, триг геры 15, элементы 16 задержки и элемент И 17. На чертеже обозначены так же шина 18 подачи исследуемого сигна ла, шина 9 установки устройства в ис ходное состо ние, шины 20 и 21, по которым снимаютс  импульсы, соответствующие элементам максимумов и минимумов исследуемого сигнала соответ ственно, и шины 22 съема цифрового эквивалента исследуемого сигнала в моменты максимумов и минимумов. Источник 1 эталонных напр жений формирует эталонные напр жени  с дис кретностью Д , равной шагу квантовани  исследуемого сигнала. Выходы источника 1 эталонных напр жений подключены к инверсньвм входам компараторов 2, пр мые входы которых соединены с шиной 18, по которой подаетс  исследуемый сигнал, пр мой выход старшего компаратора 2 и инверсный выход младшего компаратора 2 подключены к соответствующим входам элемента ИЛИ-НЕ 5, пр мые выходы осталь ных компараторов 2 подключены к первым входам элементов И 4 первой груп пы, вторые входы которых соединены чрез элементы 3. задержки с инверсньми выходами более старших компараторов 2. Выходы элементов И 4 подклю . чеНы к ост авшимс  входам элемента ИЛИ-НЕ 5. Входы каждого элемента И 6 второй группы соединены с пр мым входом одного из компараторов 2 и выходом соответствукщего ему элемента 3 задержки, а их выходы подключены к входам элемента ИЛИ 7, выход которого подключен к первым входам второго элемента ИЛИ 14 и первого, триггера 15. Триггеры 15 представл ют собой RS -триггеры. Выход элемента ИЛИ-НЕ 5 подключен к первым входам первого элемента ИЛИ 14 и второго триггера 15 блока 13 анализа. Шина 19 подключена к третьему входу блока 13 анализа, первый и второй выходы которого через элементы 12 задержки соединены с соответствующими шинами 20 и 21. Первый и второй выходы блока I3 анализа через элемент ИЛИ 8 соединены также с управл ющим входом выходного регистра 11, выходы которого  вл ютс  выходными шинами 22 устройства, по которым снимаетс  код цифрового эквивалента, соответствующего максимумам и минимумам. Входы выходного регистра 11 соединены с выходами шифратора 10, входы которого соединены с выходами элементов 9 задержки, входы которых соединены с пр мыми выходами компараторов 2. Элементы 9 задержки задерживают унитарньй код с выходов компараторов 2 на врем  4t, (t,- врем  задержки распространени  сигнала ORHWM логическим элементом), т.е. на то верм , которое проходит с момента срабатывани  компараторов 2 до по влени  импульса на управл ющем входе регистра 11 минус врем  переходных процессов в блоках 10 и 11. Это обеспечивает более точное соответствие цифрового эквивалента экстремальному значение быстро мен ющегос  сигнала. Шифратор 10 осуществл ет преобразование унитарного кода в цифровой код, наиболее удобный дл  последующей обработки . Элементы 12 задержки задерживают, импульсы, соответствующие моментам максимума и минимума сигнала, на врем  i( , равное времени задержки элемента ИЛИ 8, дл  точного соответстви  моменту по влени  выходного импульса на шине 20 или 21 и по вле ,ни  его ЦИФРОВ9ГО эквивалента на шинах 22. S-вход первого триггера 15 соединен с первым входом второго элемента ИЛИ 14 и первым входом блока 13 анализа, S -вход второго триггера 15 соединен с первым входом первого элемента ИЛИ 14 и вторьм входом блока 13 анализа. входы элементов ИЛИ 14 соединены с третьим входом блока 13 анализа, а их выходы - с

R-входами соответствующих триггеров 15, пр мые выходы которых через элементы 16 задержки, а инверсные непосредственно соединены с входами соответствующих элементов И 17, выходы которых  вл ютс  первым и вторым выходами блока 13 анализа.

Устройство работает следующим образом .

В начальный момент по шине 19 пос тупает импульс, который через элементы ИЛИ 14 устанавливает триггеры 15 в нулевое состо ние.

Исследуемый сигнал поступает по шине 18 на первые входы компараторов 2, которые .сравнивают его с эталонными напр жени ми, поступающими с источника f эталоннь х напр жений. При этом число единиц на выходах компараторов 2 соответствует цифровому экви валенту исследуемого сигнала в унитарном коде.

При увеличении исследуемого сигнала , т.е. при последовательном срабатьшании компараторов 2 в сторону более старшего компаратора 2, на выходе элемента И 6, соответствующего срабатываемому компаратору 2, по вл етс  импульс длительностью, равной времени задержки соответствующего элемента 3 задержки. Таким образом, импульсы на выходах элементов И 6 по вл ютс  только при изменении сигнала на пр мых выходах соответствующих компараторов 2 от логического нул  к логической единице. При обратном процессе, т.е. при уменьшении исследуемого сигнала, импульсы на выходах элементов И 6 не по вл ютс . Таким образом на выходе элемента ИЛИ 7 формируетс  последовательность импульсов , показывающа , что исследуемый сигнал увеличиваетс , при этом если исследуемый сигнал увеличиваетс  от своего минимального значени  до максимального за врем , равное времени задержки одним элементом 3 задержки, то на выходе элемента ИЛИ 7 по вл етс  только один импульс, показывающий , что исследуемый сигнал увеличиваетс .

При неизменном исследуемом сигнале сигнал логической единицы формируетс  только на выходе одного из элементов И 4, т.е. элемента И 4, соответствующего самому старшему сработавшему компаратору. Таким образом при неизменном исследуемом сигнале

всегда на выходе элемента ИЛИ-НЕ 5 формируетс  сигнал логического нул  При увеличении исследуемого сигнала за счет задержки сигнала с инверсного выхода сработавшего компаратора на врем  с элементом 3 задержки единица на врем , равное с , по вл етс  на выходах соседних элементов И 4, вследствие чего на выходе элемента ИЛИ-НЕ 5 при увеличении исследуемого сигнала всегда присутствует сигнал логического нул .

При уменьшении исследуемого сигнала на всех входах элемента ИЛИ-НЕ 5 на врем  с сигналы станов тс  равными лoгичecкo fy нулю, т.е. на его выходе формируетс  сигнал логической единицы, который показывает, что исследуемый сигнал уменьшилс . При этом если уменьшение исследуемого сигнала происходит от его максимгшьного значени  до минимального за врем , равное ь , то на выходе элемента ИЛИ-НЕ 5 все равно формируетс  сигнал логической единицы, равной по

длительности t .

Таким образом, на выходе элемента ЛГИ 7 формируютс  Импульсы при увеличении исследуемого сигнала, а на выходе элемента ИЛИ-НЕ 5 - при уменьшении.

В блоке 13 анализа сигналы логической единицы на выходах элементов И 17 формируютс  только при изменении состо ни  соответствующих им триггеров 15 от логической единицы к логическому нулю. Вследствие этого первый импульс, по вившийс  на 5 входе первого или второго триггера 15 после установки их в нулевое состо ние , не вызывает по вление импульсов на выходах элементов И 17. Если на S -вход первого триггера 15 пос- тупает с выхода элемента ИЛИ 7 импульс , свидетельствующий о том, что исследуемый сигнал увеличиваетс , а затем на R -вход этого же триггера поступает через первый элемент ИЛИ 14 импульс с выхода элемента ИЛИ-НЕ 5, свидетельствующий о том, что исследуемый сигнал уменьшаетс , то на выходе первого элемента И 17 формируетс  сигнал логической единицы, по длительности равный времени задержки первого элемента 16 задержки. При уменьшении исследуемого сигнала, а затем при его увеличении импульс ло

Claims (2)

1. Формула изобретения

   1. Устройство для выделения моментов экстремумов сигнала, содержащее источник -эталонных напряжений, выходы которого подключены к первым входам компараторов, прямой выход компа-25 ратора старшего разряда с&единен с первым входом элемента ИЛИ-HE, прямые выходы остальных компараторов подключены к первым входам соответствующих элементов И первой группы, зо второй вход каждого из которых через соответствующий первый элемент задержки соединен с инверсным выходом компаратора более старшего разряда, выходы элементов И первой группы соединены с входами элемента ИЛИ-HE, а также шифратор, отличающеес я тем, что, с целью повышения быстродействия устройства, в него введены элементы И второй группы, пер- 40 вый, второй элементы ИЛИ, второй, третий элементы задержки, регистр, блок анализа, причем прямые выходы компараторов подключены к входам второго элемента задержки, выходы кото- 45 рого подключены к соответствующим входам шифратора, выходы которого подключены к входам регистра, инверс ный выход компаратора младшего разряда подключен к соответствующему 'входу элемента ИЛИ-HE, прямые выходы компараторов непосредственно, а инверсные .выходы через первые элементы задержки подключены к входам соответствующих элементов И второй группы, выходы которых подключены к входам первого элемента ИЛИ, выход которого подключен к первому входу блока анализа, второй вход которого соединен с выходом элемента ИЛИ-HE, а выходы блока анализа через второй элемент ИЛИ подключены к управляющему входу регистра, выходы которого соединены с шиной цифрового эквивалента сигнала, шины сигналов максимума и минимума соединены с выходами третьих элементов задержки, входы которых подключены к соответствующим выходам блока анализа, третий вход которого соединен с шиной установки устройства в исходное состояние, вторые входы компараторов соединены с шиной подачи исследуемого сигнала.
2. 2. Устройство по п.1, о т л ичающе е с я тем, что блок анализа содержит первый, второй элемента ИЛИ, первый, второй триггеры, первой, второй элементы задержки, первый, второй элементы И, причем Sвход первого триггера соединен с первым входом первого элемента ИЛИ и первым входом блока анализа, 5-вход второго триггера соединен с первым входом второго элемента ИЛИ и вторым входом блока анализа, вторые входы первого и второго элементов ИЛИ объединены и соединены с третьим входом блока анализа, а их выходы соединены с R -входами соответствующих триггеров, прямые выходы которых через соответствующие первый, второй элементы задержки, а инверсные непосредственно соединены с входами соответствующих первого, второго элементов И, выходы которых являются первым и вторым выходами блока анализа.