SU1243031A1 - Устройство дл динамического распределени пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в ЭВМ, интерпретирующих программу , записанную на  зыке высокого уровн , дл  организации нсстранично/7 . адрес го обмена между оперативной и внешней пам тью, а также дл  аппаратной реализации динамического распределени  пам ти в вычислительных системах. Цель изобретени  - расширение области применени  устройства Устройство содержит блок 1 управлени , формирователи управл ющих сигналов 2 и сигналов ошибки 5, накопитель 3, шифратор 4, преобразователь 6 кодовой де- шифтор 7. Устройство реализует метод взвешенных близнецов, при этом накопитель 3 отображает структуру распредел емой пам ти в виде дерева. Устройство работает в двух режимах: режиме поиска свободного блока пам ти и в режиме освобождени  блока пам ти . 1 з.п. ф-лы, 5 ил. с е tsd 4iaN о; фиг. /

Description

Изобретение относитс  к вычислительной технике и может быть использовано в ЭВМ, интерпретирующих программу , записанную на  зыке высокого уровн , дл  организации нестранично- го обмена между оперативной и внешней пам тью, а также дл  аппаратной реализации динамического распределени  пам ти в вычислительных системах

Цель изобретени  - расширение об- ласти применени  устройства за счет уменьшени  потерь распредел емой па- м .ти.

На фиг. 1 изображена структурна  схема устройства дл  динa шчecкoгo распределени  пам ти; на фиг. 2 г древовидна  структура пам сти по методу взвешенных близнецов; на фиг. 3 - типова  ветвь дерева ; на фиг. 4 - структурна  схема эле- мента пам ти; на фиг, 5 - структурна  схема  чейки пам ти Нс1копйтел .

Устройство содержит блок 1 управлени , формирователь 2 упр)авл ющих сигналов, накопитель 3, шифратор 4, формирователь 5 сигналов ошибки, пре образователь 6 кодов и дешифратор 7. Устройство имеет входы 8-11 с первого по третий и первьш 12 и второй 13

выходы ,

Накопитель 3 состоит (фиг. 4) из элементов пам ти, каждый из которых содерлсит триггер 14, элементы И 15т2 элементы №1И 24-26 и имеет входы 27 42 и выходы 43-46. П ть элементов 47 51 пам ти образуют  чейку пам ти накопител  3 (фиг. 5), входы которой подключены к шинам 52 и 53, а выходы - к шине 54. Элементы 47-49 наход тс  на уровн х h, h+1 и h+2, эле менты 50 и 51 - на уровне h+4. Величина h принимает значени  О, 2, 4, 6, ..., п-4, где п - четное число.

Вс  распредел ема  пам ть объема

Z слов представл етс  в виде древоридной структуры взвешенных близнецов . При этом пам ть раздел етс 

.- Г т oM-i n

на блоки объема 2 , 3-2 , 2 , Зх

Jo -ioV -KTi

2 ,...,2 двоичньк слов. Все блоки пам ти одного размера представ л ютс  статическим регистром (не показан ) . Следовательно, регистров столько, сколько существует различны размеров (уровней) пам ти. На каждом уровне h, ,n, начина  с верхнего нутгевого, количество триггеров К , в регистре определ етс  по рекуррентной (})ормуле

5

Q

5

5

1, если ,3;

Ку..( ,, если h - нечетное;

К| К( h четное; О, если KK-3+K t(i , если .

(Совокупность регистров составл ет накопитель 3, который, таким образом, отображает структуру распредел емой в виде дерева. Единичное состо ние некоторого триггера регистра з ровн  означает, что соответствую- ЕЦ-ш блок пам ти зан т и не может быть распределен; нулевое состо ние триггера с;видетельствует о незан тости блока пам ти.

На фиг. 2 приведена древовидна  структура пам ти по методу взвеше;- - близнецов дл  11 уровней (h-0,10). Нетрудно заметить, что двоичное дерево этого метода состоит только из типовых ветвей (фиг. 3), что позвол ет гсостроить накопитель 3 из одинаковых  чеек пам ти (фиг. 5).

Е ассмотрим работу устройства в двух режимах.

1. Выполнение команды Запрос (выдача адреса свободного блока пам ти).

В этом на вход 8 устройства поступает команда Запрос, а на вход; 11 - сигнал Объем, представл ю- щ1-1й двоичный код количества запрашиваемых слов пам ти. По команде Запрос блок 1 вьщает на первый вход фop rиpoвaтeл  2 серию управл ющих сигналов. На второй вход формировател : 2 поступает сигнал с выхода преобразовател  6, который определ ет номер уровн , а следовательно,   номер регистра накопител  3, где долл;ен производитьс  поиск свободного блорса пам ти. С выхода формировател  2 на первый вход накопител  3 поступают управл ющие сигналы, которые обеспечивают выполнение следующих операций:

поиск первого свободного блока пам ти, (а значит, первого триггера, наход щегос  в состо нии О) на запрашиваемом уровне;

отметка выбранного блока (установка триггера в 1);

отметка двоичного

ч 1 п

дерева , т.е. предков

установка в 1 всех предков и потомков выбранного блока (триггера).

На вход рмфратора 4 поступает сигнал возбуждени  с выхода накопител  3, по которому шифратор формирует двоичный адрес блока пам ти, соответствующего выбранному триггеру. С вы312

хода 12 шифратора 4 снимаетс  адрес свободного блока пам ти.

Если на запрашиваемом уровне свободных блоков пам ти нет, формирователь 5 вьфабатывает сигнал Ошибка, который снимаетс  с выхода 13 устройства .

II. Выполнение команды Возврат (освобождение блока пам ти).

В этом режиме на вход 9 устройства поступает команда Возврат, на вход 10 - начальный адрес бсвобождае- мой пам ти, на вход 11 - двоичный код количества освобождаемых слов пам ти.

Преобразователь 6, как и в первом режиме, вырабатывает сигнал, определ ющий уровень, на котором происходит освобождение блока пам ти. Дешифратор 7 выдает управл юш;ие сигналы на те триггеры накопител  3, которые соответствуют блокам пам ти, имеющим начальный адрес, равный адресу, поступившему на вход 10 устройства (блоки пам ти различных уровней могут иметь одинаковые начальные адреса, но ни на одном уровне нет двух блоков с одинаковыми адресами). По сигналам с выхода формировател  2 и дешифратора 7 определ етс  освобождаемый блок, пам ти. Триггер, соответствующий этому блоку, устанавливаетс  в состо  ние О. Затем производитс  отметка двоичного дерева в накопителе 3: обнул ютс  все триггеры - потомки и те триггеры - предки, у которых свободны и вторые потомки.

Claims (2)

1. Формула изобретени 

   1 . Устройство дл  динамического распределени  пам ти, содержащее шифратор, выход которого  вл етс  первым выходом устройства, и блок управлени , входы которого  вл ютс - первым и вторым входами устройства, отличающеес  тем, что, с целью расширени  области применени  устройства за счет уменьшени  потерь распредел емой пам ти, в него введены преобразователь кодов, формирователь управл ю цих сигналов, дешифратор , накопитель и формирователь

   30314

   сигналов ошибки, выход которого  вл етс  вторым выходом устройства, первый вход соединен с первым выходом накопител , второй вход соединен 5 с первым входом устройства, выход блока управлени  соединен с первым входом накопител , второй выход которого подключен к входу шифратора, второй вход соединен с выходом деши0 фратора, вход которого  вл етс  третьим входом устройства, четвертым входом которого  вл етс  вход преобразовател  кодов, выход которого соединен с вторым входом формировател 

   5 управл ющих сигналов и третьим входом формировател  сигналов ошибки.
2. 2. Устройство по п. 1, о т л и- чающеес  тем, что кажда 

   0  чейка пам ти накопител-  содержит элементы пам ти с первого по п тьй, причем первые информационные входы второго и п того элементов пам ти подключены к первому информационному

   5 выходу первого элемента пам ти, второй информационный вход которого подключен к информационному выходу второго элемента пам ти.и первым информационным входам третьего и четвертоQ го элементов пам ти, третий информационный вход первого элемента пам ти соединен с информационным выходом п того элемента пам ти, второй и третий информационные входы второго элемента пам ти подключены соответственно к информационным выходам третьего и четвертого элементов пам ти, вход приоритета п того элемента пам ти соединен с выходом приоритета четвертого элемента пам ти, первый информационный вход первого элемента пам ти, управл юи 1е входы элементов пам ти, входы приоритета элементов пам ти, кроме п того, вторые и третьи информационные входы третьего, четвертого и п того элементов пам ти  вл ютс  входами  чейки пам ти, выходами которой  вл ютс  информационные выходы элементов пам ти, кроме второго , адресные выходы элементов пам ти и выходы приоритета элементов пам ти, кроме четвертого.

   5

   0

   5

   0

   УроВем Размер в/ю а паи /пи Ог

   J-f

   /п-г

   юг

   fi-l(t}-3;h-) Уробемб

   /7-8 /1-8 фиг.З

   фиг. 5

   Составитель В.Рудаков Редактор В.Петраш Техред М.Моргентал Корректор р.Синицка 

   -- - -- - - ™.«„,,ц

   Заказ 3711/52 Тираж 543 Подписное ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д.. 4/5

   Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4