SU1233140A1 - Устройство дл вычислени полиномов - Google Patents
Устройство дл вычислени полиномов Download PDFInfo
- Publication number
- SU1233140A1 SU1233140A1 SU843773693A SU3773693A SU1233140A1 SU 1233140 A1 SU1233140 A1 SU 1233140A1 SU 843773693 A SU843773693 A SU 843773693A SU 3773693 A SU3773693 A SU 3773693A SU 1233140 A1 SU1233140 A1 SU 1233140A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- control unit
- inputs
- control
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Description
11
Изобретение относитс к вычислительной технике и может быть использовано в специализированных вычислител х в системах автоматического управлени .
Целью изобретени вл етс расширение класса решаемьтх задач за счет возможности вычислени дискретных ортогональных полиномов Лежандра вто рого пор дка.
На фиг. 1 представлена структурна схема предлагаемого устройства; на фиг. 2 - структурна схема блока управлени ,
Устройство содержит регистры 1-7 сдвига, генератор 8 тактовых импульсов , первый 9, второй 10 и третий И сумматоры, блок 12 управлени , триггер 13, блок 14 задер: жи, первый 15 второй. 16 и третий 17 ключи.
Блок 12 управлени содержит распределитель 18 импульсов,.шину 19 логического О, первый 20, второй 21, третий 22 и четвертьй 23 комму- .таторы, блок 24 сравнени , триггер 25, первый 26, второй 27 и третий 28 элементы И, элемент ИЛИ 29, вход 30 запуска, вход 31 контрол , выход 32 управлени режимом ввода, выход 33 управлени режимом вычислений , первый 34, второй 35, третий 36 четвертый 37 и п тый 38 выходы групп выходов выбора текущего регистра сдвига, выход 39 задани начальньпс коэффициентов, элемент 40 задержки и элемент НЕ 41,
Устройство работает следующим образом.
Устройство вычисл ет дискретные ортогональные полиномы Лежандра второго пор дка:
(О
где
N) нальные полиномы Лежандра соответственно нулевого, первого и второго пор дка;
момент вычислени полинома;
;5
0
5
0
5
N - количество вьпшсле- ний полинома на интервале длительностью NTj,;
Tg - период дискретности . Введ обозначени
Й(1-Т)
и рассматрива изменение полиномов, когда i последовательно проходит значени от о до N, можно установить, что
, N)C;
if,(i, N)B -CF,(i-l, N); (3)
tp,{i, N) (2i-l)A-B+4-2(1- N),
где
1
0
5
50
55
ер/СО, N)- -1; C(,j(0, N) 1;
, 2,...,N.
В исходном состо нии в регистр сдвига, а также в регистры 4 н 5 сдвига записываетс пр мой двоичный код .параметра С ,, в регистр 2 сдвига - код параметра Л , в регистр 3 сдвига - обратный код параметра & , в регистр 7 сдвига - обратный код параметра Р , в регистр 6 сдвига - значение 2 А. Триггер 13 находитс в нулевом состо нии. Запись информации в регистры 1-7 сдвига вьшолн ет- с с помощью блока 12 управлени следующим образом.
В режиме ввода исходных данных коммутатором 22 подключают выход элемента И 28 к D-входу триггера 25. Коммутатором 23 выбирают один из ре- гистроЕ 1-7 сдвига.
Распределитель 18 формирует на п вьгходах п последовательностей импульсов длительностью Т, периодом и сдвинутых друг относительно друга на 1рем Tp l/f, где f - частота тактовых импульсов. С помощью коммутатора 20 набирают требуемьш двоичньй код. Коммутатор 20 подключает в еди- ничньпс разр дах соответствующий выход распределител 18 к входу элемента ИЛИ 29,, на выходе которого формируетс последовательный ДВОРГЧНЫЙ код. С помощью коммутатора 2 подают с выхода элемента НЕ 41 сигнал логической 1 на разрешающий вход элемента И 28, который пропускает на выход один импульс с п-го выхода распределител 18. Импульс через коммутатор 22 устанавливает триггер 25 в единичное состо ние, в котором он находитс п тактов и сбрасываетс в нулевое состо ние после окончани следующего импульса на п-м выходе
3
распределител 8, Единичный сигнал пр мого выхода триггера 25 открьгеа- ет элемент И 26, через который последовательный п- разр дный двоичный код параметра поступает по выходу 39 блока 12 на входы регистров 1,4 и 5 сдвига. В результате под действием выходных сигналов генератора 8 тактовых импульсов в регистры 1,4 и 5 сдвига записываетс двоичный код параметра С , Аналогичным образом в регистры 2,3,6 и 7 записываютс соответствующие коды параметров А и В .
Поспе ввода исходных данных в регистры 1-7 сдвига с помощью коммутатора 22 подключают выход элемента И 28 к выходу 33 блока 12, который св зан с S-входом триггера 13. Коммутатором 20 устанавливаетс код, .соответствующий значению параметра С , затем с помощью коммутатора 21 открывают элемент И 28, на выходе которого формируетс импульс, устанавливающий триггер 13 в единичное состо ние . Единичный сигнал с пр мого выхода триггера I3 поступает на вход элемента 15, на другой вход которого в течение первого такта поступает ко параметра А , так как в регистре 2 сдвига установлен данный код, а информаци с регистра 6 сдвига, где записан код параметра 2Д, задерживаетс на один такт.
Под действием тактовых импульсов генератора 8 с регистров 3 и 7 сдвига информаци в обратном коде поступает соответственно на входы элементов 16 и 17, на другие входы которых постзшает единичный с |гнал с пр мого выхода триггера 13. Сигнал с выхода элемента 16 подаетс на вход сумматора 9, где суммируетс с двоичньм кодом параметра А и параметра С , В регистре 1 сдвига накапливаетс текущее значение, равное
(f(I, N) A-B-f-Cf O N). Сигнал с выхода элемента 17 поступает на вход сумматора 1I, где суммируетс с двичным кодом параметра С . В регистре 5 сдвига накапливаетс текущее значение полинома первого пор дка , но с обратным знаком (l, N)-(B -C)-(B - q(0,N)J Во втором такте на вход сумматора 10 поступает код параметра 2А, который су1 мируетс с кодом величины А , содержащимс в регистре 2 сдвига. На выходе сум1 атора 10 по вл етс двоичный код, соответствующий величине
33140
ЗА, которьй накапливаетс в регистре 2 сдвига и поступает на второй вход сумматора 9, на первый вход которого поступает предыдущее значе- 5 ние полинома, а на третий - обратный двоичный код величины В . В регистре 1 сдвига накапливаетс текущее значение полинома, равное
cf(i, N) (2i-l)A-B+cp(i-l,N). (4) 10 В регистре 5 сдвига накапливаетс текущее значение полинома первого пор дка , равное
Q,(i, N)-(B -((-, N) -(1в -С), (5)
)5 где ,
В дальнейшем устройство функционирует аналогичным образом, реализу соотношени (4 и 5) до тех пор, пока текущее значение полинома вто- 2Q рой степени не достигнет значени , равного 1. В случае равенства текущего значени полинома заданному значению на выходе блока 24 сравнени формируетс сигнал логической I, 25 которьй открывает элемент И 27. Импульсный сигнал с выхода распределител I8 импульсов через элемент И 27 проходит на выход 32, откуда постзта- ет на вход триггера 13 сбрасыва его в нулевое состо ние. Триггер,13 в нулевом состо нии закрывает ключи 15 - 17, В результате в регистре 1 сдвига фиксируетс конечное значение полинома второй степени, а в регистре 5 сдвига - конечное значение полинома первой степени, но с обратным знаком. В регистре 6 сдвига содержитс значение полинома нулевого пор дка.
Количество разр дов регистров 1 - 7 сдвига выбираетс из услови п 5 2(ь1 + 1), где m определ ет размах представлени параметров 2Д, А, В,
в .
Максимальное значение не превышает 12 (), а минимальное значение определ етс требуемьм количеством значений полиномов (N) на интервале вычислени .
30
35
40
50
Claims (1)
- Формула изобретениУстройство дл вычислени полиномов , содержащее генератор тактовых импульсов, блок задержки, три регист- ра сдвига, триггер, два сумматора, три ключа и блок управлени , причем выход генератора тактовых импульсов соединен с входом запуска блока управлени с синхронизирующими входами первого, второго и третьего регистров сдвига и с входом стробировани элемента задержки, выxoд)I управлени режимами ввода и вычислений блока управлени соединены с входами сброса и установки триггера соответственно , выход которого соединен с управл ющими входами с первого по третий ключей, выход и информационный вход первого ключа соединены с входом первого слагаемого первого и выходом второго сумматоров соответственно, выход и вход второго слагаемого первого сумматора соединены соответственно с информационным входом и выходом первого регистра сдвига, первый , второй и третий выкоды группы выходов выбора текущего регистра сдвига блока управлени соединены с входами разрешени записи первого, второго, третьего регистров сдвига соответственно, входы записи началь- ного кода которых соединены с выходо задани начальных коэффициентов блока задани данных, а выход третьего )егистра сдвига соединен с информационным входом этого регистра сдвига , причем блок управлени содержит распределитель импульсовj триггер, элемент задержки, элемент ИЛИ, первый , второй и третий элементы И, элемент НЕ, блок сравнени и четыое коммутатора, причем вход запуска блока управлени соединен с одноименным входом распределител импульсов,, выходы которого соединены с информационными входами первого коммутатора , управл ющие входы которого вл ютс входами установки начального кода устройства, выход первого коммутатора соединен с пе1)вым входом первого элемента И и входом элемента задержки, выход элемента задержки соединен с первым информационным . входом блока сравнени ., второй ин- . формационный вход которого соединен с входом контрол блока управлени , а стробирующий вход блока сравнени объединен с одноименным входом элемента задержки и входом- запуска блока управлени , выход блока сравнени соединен с первым входом второго элемента И, выход которого вл етс выходом управлени режимом ввода блока управлени , второй вход второго элемента И соединен с п-м выходом распределител импульсов, где и 0505050505разр дность аргументов, и первым вхо дом третьего элемента И, второй вход которого соединен с выходом второго коммутатора, первый информационный вход которого соединен с выходом элемента НЕ, вход, которого соединен с шиной логического нул устройства и с вторым входом третьего элемента И, управл юисий вход второго коммутатора вл етс входом управлени перезапуском блока управлени и устройства , выход третьего элемента И соединен с информационным входом третьего коммутатора, первый и второй выходы которого соединены с выходом управлени режимом вычислений блока управлени и информационным входом триггера блока задани данных , вход разрешени которого соединен с п-м выходом распределител импульсов , выход триггера блока, управлени соединен с вторым входом первого элемента И и первым информационным входом четвертого коммутатора, второй информационный вход которого подключен к шине логического устройства , а управл ющие входы четвертого коммутатора вл ютс входами выбора текущего регистра сдвига блока управлени и устройства, выходы четвертого коммутатора вл ютс группой выходов выбора текущего регистра сдвига блока управлени , выход задани начальных коэффициентов которого соединен с выходом первого элемента И, управл ющий вход третьего коммутатора вл етс входом управлени вводом данных блока управлени устройства, втора группа ииформаци- онньгх входов первого коммутатора соединена с шиной логического нул устройства , отличающеес тем, что, с целью расширени класса решаемых задач за счет возможности вычислени дискретных ортогональных полиномов Лежандра второго пор дка, в него дополнительно введень третий cyKiMaTOp и с четвертого по седьмой регистры сдвига, причем первый информационный вход третьего сумматора соединен с выходом четвертого регистра сдвига, выход четвертого сумматора соединен с информационным входом четвертого регистра сдвига, входы записи начального кода и синхронизирующие входы с четвертого по седьмой регистров сдвига соединены с выходом задани начальнь х коэффициен7тов блока управлени и выходом генератора тактовых импульсов соответственно , входы разрешени записи четвертого и п того регистров сдвига соединены с вторым выходом группы выходов выбора текущего регистра блока управлени , входы разрешени записи шестого и седьмого регистров сдвига соединены с четвертЬпи и п тым дополнительными выходами группы выходо выбора текущего регистра сдвига блока управлени , информационные входы с п того по седьмой регистров сдвига соединены с выходами этих же регисФ331408ров сдвига, выходы первого, третьего и седьмого регистров сдвига соединены с входом контрол блока управлени и информационными входами второго и 5 третьего ключей соответственно, выходы второго и третьего ключей соединены с входом третьего слагаемого первого и входом второго слагаемого третьего сумматоров соответственно, 10 вход второго слагаемого второго сумматора соединен с выходом блока задержки , информационный вход которого соединен с выходом шестого регистра сдвига.Редактор И, НиколайчукЗаказ 2771/50Тираж 671ВКИИПИ Государственного комитета СССРпо делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4Составитель С. КуликовТехред Л.Олейник Корректор В. Бут гаПодписное
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843773693A SU1233140A1 (ru) | 1984-07-16 | 1984-07-16 | Устройство дл вычислени полиномов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843773693A SU1233140A1 (ru) | 1984-07-16 | 1984-07-16 | Устройство дл вычислени полиномов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1233140A1 true SU1233140A1 (ru) | 1986-05-23 |
Family
ID=21131907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843773693A SU1233140A1 (ru) | 1984-07-16 | 1984-07-16 | Устройство дл вычислени полиномов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1233140A1 (ru) |
-
1984
- 1984-07-16 SU SU843773693A patent/SU1233140A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 920714, кл, G Об F 7/544, 1980. Авторское свидетельство СССР № 1026140, кл. G 06 F 7/544, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1233140A1 (ru) | Устройство дл вычислени полиномов | |
US7010067B2 (en) | Methods and apparatus for feature recognition time shift correlation | |
RU2718827C1 (ru) | Устройство упреждающего временного сдвига импульсов (варианты) | |
SU1467773A1 (ru) | Регенератор бинарных сигналов | |
SU1481734A1 (ru) | Датчик времени | |
SU1499443A1 (ru) | Генератор псевдослучайной последовательности | |
SU1635168A1 (ru) | Цифровое устройство дл воспроизведени функций | |
SU970714A1 (ru) | Цифровой дискриминатор псевдослучайной импульсной последовательности | |
SU1269241A1 (ru) | Генератор псевдослучайной последовательности | |
SU1665387A1 (ru) | Устройство дл вычислени интервальной коррел ционной функции | |
SU1035820A1 (ru) | Цифровое устройство слежени за задержкой | |
SU1413643A1 (ru) | Коррел ционный дискриминатор времени задержки | |
SU1262501A1 (ru) | Сигнатурный анализатор | |
SU718939A1 (ru) | Устройство синхронизации по битам систем передачи цифровой информации | |
SU1206959A1 (ru) | Преобразователь код-частота | |
SU951295A1 (ru) | Устройство дл сравнени чисел | |
SU1359891A1 (ru) | Генератор случайных временных интервалов | |
RU2022448C1 (ru) | Имитатор шумоподобных сигналов | |
SU1140234A2 (ru) | Генератор последовательности импульсов | |
SU1624664A1 (ru) | Устройство дл синхронизации М-последовательности | |
SU1192120A1 (ru) | Генератор последовательности импульсов | |
SU1233132A2 (ru) | Генератор последовательности @ -чисел Фибоначчи | |
SU1179335A1 (ru) | Квазистохастический преобразователь | |
RU1815652C (ru) | Коррел ционное устройство | |
SU325712A1 (ru) | Счетчик импульсов |