SU1223223A1 - Carry generator - Google Patents
Carry generator Download PDFInfo
- Publication number
- SU1223223A1 SU1223223A1 SU843824913A SU3824913A SU1223223A1 SU 1223223 A1 SU1223223 A1 SU 1223223A1 SU 843824913 A SU843824913 A SU 843824913A SU 3824913 A SU3824913 A SU 3824913A SU 1223223 A1 SU1223223 A1 SU 1223223A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- type
- transfer
- mos transistor
- transistor
- formation
- Prior art date
Links
Landscapes
- Electronic Switches (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано при построении многоразр дных сумматоров на МДП-транзисторах в качестве схемы ускоренного переноса. Целью изобретени вл етс повышение быстродействи за счет уменьшени емкостей, перезар жаемых в процессе переключени . В формирователь, содер- жаший четное число эл.ементов формировани поразр дного переноса, каждый из которых содержит первый, второй и третий МДП-транзисторы р-типа, первый, второй и третий МДП-транзисторы п-типа, введены четвертый МДП-транзистор р-типа, четвертый МДП-транзистор п-типа и четное число элементов сравнени . Каждый элемент формировани поразр дного переноса может работать в двух режимах; режиме формировани поразр дного переноса и в режиме формировани сквозного переноса. Соот- ветствуюший режим обусловливаетс комбинацией сигналов на входах соответствующих разр дов слагаемых. I ил. ю ю со ю ГчЭ соThe invention relates to computing and can be used in the construction of multi-bit adders on MOS transistors as an accelerated transfer circuit. The aim of the invention is to increase the speed by reducing the capacities recharged during the switching process. A shaper containing an even number of bits of formation of bitwise transfer, each of which contains the first, second, and third p-type MOSFETs, the first, second, and third M-type transistors of the P-type -type, fourth n-type MOSFET, and an even number of reference elements. Each element of the formation of bitwise transfer can operate in two modes; the mode of formation of bitwise transfer and in the mode of formation of through transfer. The corresponding mode is determined by the combination of the signals at the inputs of the corresponding bits of the terms. I il. YO YO SO SO YOU GCHE SO
Description
Изобретение относитс к вычислительной технике и электронике и может быть использовано при построении арифметико- логических устройств обработки цифровой информации, в частности при построении многоразр дных сумматоров в качестве формировател ускоренного переноса.The invention relates to computing and electronics and can be used in the construction of arithmetic logic devices for processing digital information, in particular in the construction of multi-digit adders as a driver for accelerated transfer.
Цель изобретени - повышение быстродействи формировател переноса.The purpose of the invention is to increase the speed of the transfer former.
На чертеже представлена функциональна схема формировател переноса.The drawing shows the functional diagram of the transfer driver.
Формирователь переноса содержит в каждом разр де первый, второй и третий МДП- транзисторы 1-3 р-типа, первый, второй, третий МДП-транзисторы 4-6 п-типа, четвертый МДП-транзистор 7 р-типа, четвертый МДП-транзистор 8 п-типа, образующие элемент 9 формировани поразр дного переноса , элементы 10 сравнени , выходы И элементов 9 формировани поразр дного переноса , шину 12 питани , шину 13 нулевого потенциала, входы 14 соответствующих разр дов первого слагаемого, входы 15 соответствующих разр дов второго слагаемого, инверсные входы 16 соответствующих разр дов первого слагаемого, инверсные входы 17 соответствующих разр дов второго слагаемого , входы 18 переноса элементов 9 формировани поразр дного переноса.The transfer driver contains the first, second and third MOSFET transistors 1-3 of p-type, the first, second, third MOSFET transistors of 4-6 p-type, the fourth MOSFET transistor of 7 p-type, the fourth MIS transistor 8 of the p-type, which form the unit of formation of bitwise transfer, the elements of 10 comparison, the outputs and elements of the formation of bitwise transfer, the power supply line 12, the zero potential bus 13, the inputs 14 of the corresponding bits of the first term, the inputs of the 15 corresponding bits of the second term , inverse inputs of 16 corresponding ra The views of the first term, the inverse inputs 17 of the corresponding bits of the second term, the transfer inputs 18 of the elements 9 of the formation of bitwise transfer.
Формирователь переноса работает следующим образом.The transfer driver works as follows.
Каждый элемент формировани поразр дного переноса 9 может находитьс в двух режимах: в режиме формировани собственного переноса и в режиме формировани сквозного переноса. Соответствующий режим обуславливаетс комбинацией сигналов на пр мых входах 14 и 15 слагаемых. При совпадении сигналов на указанных входах 14 и 15 (собственный перенос) элемент 10 сравнени вырабатывает на своих пр мом и инверсном выходах; соответственно, высокий и низкий уровни, открывающие второй МДП- транзистор 5 п-типа, второй МДП-транзистор 2 р-типа и запирающие четвертый 7 и четвертый 8 МДП-транзисторы, соответственно , р-типа и п-типа элемента 9 формировани поразр дного переноса. Если на входах 14 и 15 слагаемых установлены низкие уровни, открываетс первый МДП-транзистор 1 р-типа и закрываетс первый МДП-транзистор 4 п-типа , при этом образуетс канал протекани тока между шиной 12 питани и выходом 11, обеспечивающий формиров ание на выходе 11 высокого уровн . Установка на входах 14 и 15 высоких уровней приводит к формированию противоположного (низкого) уровн на выходе 11 через открытые первый МДП-транзистор 4 п-типа и второй МДП-транзистор 5 п-типа.Each element of the formation of bitwise transfer 9 can be in two modes: in the mode of forming its own transfer and in the mode of forming through transfer. The corresponding mode is determined by a combination of signals at the direct inputs 14 and 15 of the components. If the signals at the indicated inputs 14 and 15 (own transfer) coincide, the comparison element 10 generates at its forward and inverse outputs; respectively, high and low levels, opening the second MOSFET transistor 5 p-type, the second MOSFET transistor 2 p-type and locking the fourth 7 and fourth 8 MOSFET transistors, respectively, p-type and p-type bit 9 transfer. If low levels are set up at inputs 14 and 15, the first M-transistor 1 is p-type and the first MOS-transistor 4 is n-type, and a current flow channel is formed between the power bus 12 and the output 11, which ensures the formation of 11 high level Installation at the inputs 14 and 15 of high levels leads to the formation of the opposite (low) level at output 11 through the open first MOSFET 4 n-type and the second MOSFET 5 n-type.
При несовпадении сигналов на входах 14 и 15 (сквозной перенос) схема 10 сравнени вырабатывает на своих пр мом и инверсном выходах, соответственно, низкий и высокий уровни, открывающие четвертый МДП-транзистор 7 р-типа и четве:ртый МДП- транзистор 8 п-типа и запирающие второй МДП-транзистор 2 р-типа, и второй МДП- транзистор 5 п-типа, что обеспечивает формирование на выходе 11 элемента 9 формировани поразр дного переноса сигнала, инверсного по отношению к сигналу на входе 18 элемента 9. Таким образом, каждый 0 нечетный элемент формировани поразр дного переноса 9 реализует логическую формулуIf the signals at inputs 14 and 15 (through transfer) do not coincide, the comparison circuit 10 generates at its forward and inverse outputs, respectively, low and high levels, which open the fourth MOSFET 7 of the p type and the fourth: the third MOSFET of 8 p- type and locking the second MOSFET transistor 2 is p-type, and the second MOSFET is 5 n-type, which ensures the formation at output 11 of element 9 of forming bitwise signal transfer inverse to the signal at input 18 of element 9. Thus, every 0 odd element of formation transference 9 implements the logical formula
,5УХ,4ЛХ,8УХ,5ЛХ,8,, 5УХ, 4ЛХ, 8УХ, 5ЛХ, 8,
5 гдеХм, Х|5 - логические значени пр мых сигналов на входах слагаемых; Xi8 - логическое значение пр мого сигнала переноса из предыдущего разр да.5 where Хм, Х | 5 - logical values of direct signals at the inputs of the terms; Xi8 is the logical value of the forward carry signal from the previous bit.
Аналогично, каждый четный элемент 9 формировани поразр дного переноса реализует логическую формулуSimilarly, each even element 9 of the formation of bitwise transfer implements the logical formula
Fn (X,4AX,5VX,4AX,5)V(X,4AX,5V хУХ|4ЛХ,5)АХ|бАХ,7,Fn (X, 4AX, 5VX, 4AX, 5) V (X, 4AX, 5V HOX | 4LH, 5) AH | BAH, 7,
где Х|б, Xi7 - логические значени инверсных сигналов на входах слагаемыхwhere X | b, Xi7 - logical values of the inverse signals at the inputs of the terms
Учитыва , что , , получаемTaking into account that, we get
°Ри Х,4АХ,5УХмАХ,8УХ,5АХ,8.° Re X, 4АХ, 5УХмАХ, 8УХ, 5АХ, 8.
Таким образом, на выходах нечетных элементов 9 формировани поразр дного переноса формируютс инверсные поразр дные переносы, а на выходах четных элементов 9 формировани поразр дного переноса - пр мые поразр дные переносы, причем, поскольку формирователь содержит четное число элементов 9 формировани поразр дного переноса, на выходе формировател - пр мой перенос.Thus, at the outputs of odd elements 9 of forming bitwise transfer, inverse bitwise transfers are formed, and at the outputs of even elements of bitwise formation 9 are direct bitwise transfers, and, since the shaper contains an even number of elements of 9 of bitwise transfer, Shaper Outlet - Direct Transfer.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843824913A SU1223223A1 (en) | 1984-10-29 | 1984-10-29 | Carry generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843824913A SU1223223A1 (en) | 1984-10-29 | 1984-10-29 | Carry generator |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1223223A1 true SU1223223A1 (en) | 1986-04-07 |
Family
ID=21151470
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843824913A SU1223223A1 (en) | 1984-10-29 | 1984-10-29 | Carry generator |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1223223A1 (en) |
-
1984
- 1984-10-29 SU SU843824913A patent/SU1223223A1/en active
Non-Patent Citations (1)
Title |
---|
Патент US № 4357625, кл. G 06 F 7/50, 1982. Патент JP № 54-42573, кл. G 06 F 7/50, 1979. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH035692B2 (en) | ||
EP0077912A1 (en) | FET adder circuit | |
JPS6216478B2 (en) | ||
US3999081A (en) | Clock-controlled gate circuit | |
US5120988A (en) | Clock generator circuit providing reduced current consumption | |
SU1223223A1 (en) | Carry generator | |
US4807176A (en) | Manchester type carry propagation circuit | |
EP0224841A2 (en) | Logic arithmetic circuit | |
US4259595A (en) | Clocking system for MOS transistor logic circuit | |
US4745306A (en) | Half adder having a pair of precharged stages | |
SU1291969A1 (en) | Carry generation unit of adder | |
SU1413722A1 (en) | Paraphase logical cmos circuit | |
SU1269123A1 (en) | Carry generation unit in adder | |
SU1287147A1 (en) | Carry generation unit of adder | |
SU1312567A1 (en) | Carry information unit for adder | |
SU1363189A1 (en) | Carry-forming unit | |
SU1008909A1 (en) | Insulated gate field-effect transistor based adder | |
SU1702361A1 (en) | Carry generator | |
SU1707757A1 (en) | Ternary logic disjunction using metal-insulator-semiconductor transistors | |
SU1492454A1 (en) | Clocked e-flip-flop | |
SU997251A1 (en) | Logic implication element | |
SU1406591A1 (en) | Summer | |
SU725235A1 (en) | Element with three states | |
SU1598160A1 (en) | Three-way element | |
SU646441A1 (en) | Mds-transistor-based inverter |