SU1188857A1 - Управл емый генератор импульсов - Google Patents

Abstract

УПРАВЛЯЮНРЙ ГЕНЕРАТОР ИМПУЛЬСОВ, содержащий два дифференциальных приемника эмиттерно св занной логики, причем выход первого дифференциального приемника соединен с управл юпщм генератором тока, врем задающим конденсатором, втора  обкладка которого подключена к общей шине, и инвертирующим входом второго дифференциального приемника, выход которого через резистор нагрузки соединен с источником напр жени  и инвертирукицим входом первого дифференциального приемника, инвертирующий вход которого соединен с источником опорного напр жени , о т л и чающийс  тем, что, с целью расширени  диапазона регулировани  выходной частоты генератора, в него введены резистивный делитель и конденсатор , причем первый вывод резистивного делител  и перва , обкладка конденсатора соединены с выходом второго дифференциального приемника, второй вывод резистивного делител  (Л соединен с источником опорного напр жени , а средн   точка резистивного делител  и втора  обкладка конденсатора соединены с неинвертирующим входом второго дифференциального приемника. 00 00 00 ел

Description

i изобретение относитс  к импульсной технике и может быть использова но в качестве управл емого напр жением генератора в высокочастотных цифровых системах фазовой автоподстройки частоты, а также генератора синхроимпульсов в устройствах вычис литедьной техники и автоматики. Цель изобретени  - расширение диапазона регулировани  выходной частоты генератора. На чертеже изобралсена электричес ка  схема управл емого генератора импульсов. Схема содержит первый дифференци альный приемник 1 эмиттерно св занной логики, второй дифференциальньп приемник 2 эмиттерно св занной логи ки, врем задающий конденсатор 3, источник 4 опорного напр жени , управл ющий генератор 5 тока, источник 6 напр жени , резистор 7 наг рузки , первый резистор 8 резистивного делител , второй резистор 9 ре зистивного делител , конденсатор 10 инвертирующий вход 11 дифференциаль ного приемника 2, неинвертйрующий вход 12 дифференциального приемника 1, неинвертирующий вход 13 дифферен циального приемника 2 и инвертирующий вход 14 дифференциального прием ника 1. Выход дифференциального приемника 1 соединен с выходом управл емог генератора 5 тока, инвертирующим вх дом 11 дифференциального приемника и врем задающим конденсатором 3, вт ра  обкладка которого соединена с общей шиной. Выход дифференциального приемника 2 соединен с инвертирующим входо 12 дифференциального приемника 1, через резистор 8 - с неинвертирующим входом 13 дифференциального при емника 2 и через нагрузочный резистор 1-е шиной отрицательного источника 6 питани . Выход дифференциального приемника 2  вл етс  выходом генератора. Конденсатор 10 подсоединен между выходом дифференциального приемника 2 и его неинвертирующим входом 13. Выход источника 4 опорного напр  жени  соединен с инвертирующим в ходом 14 дифференциального приемника и через резистор 9 - с неинвертирующим входом 13 дифференциального прИ емника 2. 572 Дифференциальный приемник 1  вл етс  стандартным интегральным -дифференциальным приемником эмиттерно св занной логики и содержит переключатель тока, вьшолненный на транзисторах 15 и 16, эмиттеры которых соединены между собой и через генератор 17 тока подключены к шине источника отрицательного напр жени  питани . База транзистора 15 соединена с неинвертирующим входом 12 дифференциального приемника 1, а коллектор с общей шиной. База транзистора 16 соединена с инвертирующим входом 14 дифференциального приемника 1, а коллектор подсоединен к базе эмиттерного повторител ,. выполненного на транзисторе 18 и через резистор 19 к общей шине. Коллектор эмиттерного повторител  18 соединен с общей шиной , а эмиттер - с выходом дифференциального приемника 1. Дифференциальный приемник 2 аналогично дифференциальному приемнику 1 содержит переключатель тока, выполненный на транзисторах 20 и 21, эмиттеры которых соединены между собой и через генератор 22 тока подключены к шине источника 6 отрицательного напр жени  питани . База транзистора 20 соединена с неинвертирующим входом 13, а коллектор - с общей шиной. База транзистора 21 соединена с инвертирующм входом 11 дифференциального приемника 2, а коллектор подсоединен к базе эмиттерного повторител , вьтолненного на транзисторе 23, и через резистор 24 к общей шине. Коллектор эмиттерного повторител  23 соединен с общей шиной , а эмиттер - с выходом дифференциального приемника 2. На чертеже показан один из возможных вариантов схематического выполнени  генератора 5 тока в виде резистора 25, подключенного между выходом генератора тока и входом 26 управл ющего напр жени . Дифференциальные приемники 1 и 2 формируют на своем выходе напр жение высокого логического уровн  (Ug) или низкого логического уровн  (U) в зависимости от напр жени  на его входах. Например, если напр жение на неинвертирующем входе 12 дифференциального приемника 1 вьщ1е, чем на инвертирующем входе 14, то ток генератора 17 тока переключаетс  в тран-.

зистор 15. На выходе дифференциального приемника будет высокий логический уровень напр жени , равный сумме падени  напр жени  на резисторе 19 за счет базового тока транзистора 18 и напр жени  эмиттер-база транзистора 18. Если же на неинвертирующем входе 12 напр жение ниже, чем на инвертирующем входе 14, то ток генератора 17 тока переключитс  в транзистор 16. На выходе дифференциального приемника 1 будет напр жение низкого логического уровн , равное сумме падени  напр жени  на резисторе 19 за счет тока генератора 17 и напр жени  эмиттер-база транзистора 18.

Дифференциальный приемник 2 работает аналогично дифференциальному приемнику 1.

Источник 4 опорного напр жени  вырабатывает на выходе напр жение (и. ), равное средней величине логического перепада выходных сигналов дифференциальных приемников.

Напр жени  логических уровней Ug и иц и опорное напр жение UQ устанавливаютс  такой величины, чтобы переключатели токов дифференциальных приемников находились в ненасыщенном режиме, что обеспечивает максимальное быстродействие. Так, дл  серии К 500 стандартных интегральных схем эмиттерно св занной логики эти напр жени  равны Ug --0, 8 В -1, 8 в; Uon -1, 3 В.

Управл емьй генератор импульсов работает следующим образом.

Врем задающий конденсатор 3 зар жаетс  через малое выходное сопротиление эмиттерного повторител  дифференциального приёмника 1 и разр жаетс  током управл емого генератора 5 тока до уровней напр жений порого переключени  дифференциального приемника 2 на входе 13.

Если на выходе дифференциального приемника 2 установилс  высокий логический уровень напр жени , то на неинвертирующем входе 13 установитс  напр жение, которое заведомо ниже высокого логического уровн  Ug , но выше напр жени  UOR и равно

Ы iв -JJeLl. + и

(1)

R + R

on 5

где R и R величины сопротивлений резисторов 8 и 9 соответственно .

Поскольку напр жение на входе 12 дифференциального приемника 1 выше, чем на входе 14, на выходе дифференциального приемника произойдет формирование высокого логического уровн  и конденсатор 3 будет форсированно зар жатьс  через малое выходное сопротивление транзистора 18. Как тодько напр жение на конденсаторе 3

0 и, следовательно, на входе 11 дифференциального приемника 2 достигнет уровн  напр жени  на входе 13, произойдет переключение дифференциального приемника 2. На его выходе

5 и на входе дифференциального приемника 1 установитс  напр жение низкого логического уровн  U. Напр жение на входе 13 диффференциального приемника 2 понизитс  и станет ниже

0 напр жени  и, , но вьше напр жени  U(j и равным

) + и (2)

Rg + R, «- 2)

Поскольку напр жение на входе 12 дифференциального приемника 1 стало ниже, чем на входе 14, ток генератора 17 тока переключитс  в транзистор 16 и эмиттерный повторитель 18 закроетс , так как на его базе напр жение будет ниже, чем на эмиттере. Конденсатор 3 начнет линейно разр жатьс  током генератора 5 тока. Скорость разр да конденсатора 3 определ етс  током генератора 5 тока и может управл тьс  напр жением Е|,„р, подаваемым на вход 26. Когда напр жение на конденсаторе 3 станет ниже

напр жени  на входе 13 дифференциального приемника 2, ток генератора 22 тока переключитс  в транзистор 20 и на выходе дифференциального приемника 2 установитс  высокий логический уровень напр жени  Up.

Процесс зар да-разр да врем задакнцего конденсатора 3 будет периодически повтор тьс  и на выходе генератора будут вырабатыватьс  положительные импульсы напр жени . Длительность импульсов будет равна сумме времени распространени  сигнала в дифференциальных приемниках 1 и 2 и времени форсированного зар да конденсатора 3.

Врем  паузы между импульсами равно сумме времени распространени  сигнала в дифференциальных приемниках

1и 2 и времени разр да конденсатора 3 током генератора 5 тока.

Измен   ток генератора 5 тока с помощью изменени  напр жени  Ец. , можно изменить длительность паузы выходных импульсов и тем самым управл ть частотой повторени  выходных импульсов.

Выходные логические уровни Ug и и дифференциальных приемников 1 и

2завис т от вьрсодного тока нагрузки и определ ютс  следующими известными упрощенными вьфа}кени ми:

где и - напр жение высокого уровн  на базе транзисторов 18 и 23 за счет базовых токов;

- напр жение низкого уровн  на базе транзисторов 18 и 23 за счет тока генераторов 17 и 22 тока, соответственно;

ив itH выходные токи нагрузки соответственно при высоком и низком логическом уровне на выходе;

а и Гд - параметры нелинейной модели и зквивалентное сопротивление змиттерной цепи транзисторов 18 и 23; т - температурный потенциал. Выход дифференциального приемника 2 работает на посто нную токовую нагрузку , определ емую величиной нагрузочного резистора 7, а выход дифференциального приемника 1 работает на переменную токовую нагрузку генератора . 5 тока, котора  в процессе регулировани  частоты может измен тьс  в широких пределах.

Как видно из выражений.(3) и (4), если даже пренебречь технологическими разбросами элементов схема приемников , выходные логические уровни дифференциальньк приемников 1 и 2 j могут значительно отличатьс  друг от друга. Величина сопротивлени  резисторов 8 и 9 выбираетс  таким образом , что напр жение. (1) верхнего порога переключени  на входе 13 заведо10 МО ниже уровн  напр жени  высокого логического уровн  на выходе дифференциального приемника 1, а напр жение (2) нижнего порога переключени  заведомо вьше выходного уровн  напр жени  низкого логического уровн  дифференциального приемника 1 во всем динамическом диапазоне регулировани  генератора 5 тока и при всех возможных технологических разбросах элементов схемы дифференциальных приемников .

Конденсатор 10, включенный между выходом дифференциального приемника 2 и его неинвертирующим уходом 13, 5 форсирует переключение напр жени  на входе 13, устран   вли ние паразитной емкости входа, и переключение дифференциального приемника 2 из одного логического состо ни  в 0 Другое. Величина емкости конденсатора 10 выбираетс  небольшой величины, чтобы посто нна  времени перезар да конденсатора через эквивалентное сопротивление делител  на резисторах 5 8 и 9 было меньше длительности выходных импульсов.

В предлагаемом управл емом генераторе импульсов верхн   гранична  частота определ етс  временем перео ключени  дифференциальных приемников . Дл  современных схем эмиттерно св занной логики это врем  лежит в области единиц и менее наносекунд. Поэтому верхн   гранична  частота 5 данного генератора может достигать величины более сотни мегагерц, что позвол ет использовать генератор в самых быстродействук цих цифровых системах.

Claims (1)

1. УПРАВЛЯЮЩИЙ ГЕНЕРАТОР ИМПУЛЬСОВ, содержащий два дифференциальных приемника эмиттерно связанной логики, причем выход первого дифференциального приемника соединен с управляющим генератором тока, времязадающим конденсатором, вторая обкладка которого подключена к общей шине, и инвертирующим входом второго дифференциального приемника, выход которого через резистор нагрузки соединен с источником напряжения и инвертирующим входом первого дифференциального приемника^ инвертирующий вход которого соединен с источником опорного напряжения, о т л и чающийся тем, что, с целью расширения диапазона регулирования выходной частоты генератора, в него введены резистивный делитель и конденсатор, причем первый вывод резистивного делителя и первая, обкладка конденсатора соединены с выходом второго дифференциального приемника, второй вывод резистивного делителя соединен с источником опорного напряжения, а средняя точка резистивного делителя и вторая обкладка конденсатора соединены с неинвертирующим входом второго дифференциального приемника.

   SU..„ 1188857