SU1185351A1 - Device for processing images - Google Patents
Device for processing images Download PDFInfo
- Publication number
- SU1185351A1 SU1185351A1 SU833624959A SU3624959A SU1185351A1 SU 1185351 A1 SU1185351 A1 SU 1185351A1 SU 833624959 A SU833624959 A SU 833624959A SU 3624959 A SU3624959 A SU 3624959A SU 1185351 A1 SU1185351 A1 SU 1185351A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- information
- adder
- block
- Prior art date
Links
Landscapes
- Image Processing (AREA)
Abstract
1. УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ИЗОБРАЖЕНИЙ, содержащее блок сдвига, управл ющий вход которого подключен к первому выходу блока синхронизации , второй выход которого подключен к информационному входу блока сдвига и адресному входу первого блока пам ти, выход которого вл етс информационным выходом устройства, отличающеес тем, что, с целью увеличени бьютродействи , в него введены блок посто нной пам ти , умножитель, сумматор и второй блок пам ти, выход которого подключен к первому входу умножител , выход которого подключен Л первому входу сумматора, выход которого подключен к информационному входу первого блока пам ти, выход которого подключен к второму входу суммато ра, третий выход блока синхронизации подключен к адресному входу блока посто нной пам ти, выход которого подключен к второму входу умножител , информационный выход блока сдвига подключен к адресному входу второго блока пам ти, информационный вход которого вл етс информационным входом устройства. 2. Устройство по П.1, от л и чающеес тем, что блок синхронизации содержит сумматор, дешифi ратор, четыре счетчика и генератор (Л тактовых импульсов, выход которого подключен к счетному входу первого счетчика, выход переноса которого подключен к счетным входам второго и третьего счетчиков, информационные выходы которых соединены соответственно с входом дешифратора и первым входом сумматора, второй вход кото00 СП рого подключен к информационному выходу четвертого счетчика, счетный со ел вход которого соединен с установочным входом третьего счетчика и подключен к выходу дешифратора, выход сумматора, информационные выходы первого и второго счетчиков вл ютс соответственно первым, вторым и третьим выходами блока синхронизации .1. DEVICE FOR PROCESSING IMAGES, containing a shift unit, the control input of which is connected to the first output of the synchronization unit, the second output of which is connected to the information input of the shift unit and the address input of the first memory unit, the output of which is the information output of the device, different that, in order to increase the operation, a constant memory block, a multiplier, an adder and a second memory block are inputted into it, the output of which is connected to the first input of the multiplier, the output of which is connected to the first one the input of the adder, the output of which is connected to the information input of the first memory block, the output of which is connected to the second input of the adder, the third output of the synchronization block is connected to the address input of the permanent memory block, the output of which is connected to the second input of the multiplier, the information output of the shift block is connected to the address input of the second memory unit, the information input of which is the information input of the device. 2. The device according to claim 1, from which the synchronization unit contains an adder, a decoder, four counters and a generator (L clock pulses, the output of which is connected to the counting input of the first counter, the transfer output of which is connected to the counting inputs of the second and The third counters, whose information outputs are connected respectively to the input of the decoder and the first input of the adder, the second input is connected to the information output of the fourth counter, the counting connector of which is connected to the installation input tego counter and connected to an output of the decoder, the adder output data outputs of the first and second counters are respectively first, second and third outputs sync block.
Description
1 1eleven
Изобретение относитс к автоматике и вычислительной технике и может быть использовано в системах обработки информации, информационно-измерительных системах.The invention relates to automation and computing and can be used in information processing systems, information and measurement systems.
Цель изобретени - увеличение быстродействи .The purpose of the invention is to increase speed.
На фиг. 1 приведена блок-схема устройства дл обработки изображени$; на фиг. 2 - конкретна реализаци арифметического блока; на фиг.З блок синхронизации.FIG. 1 is a block diagram of an image processing device; in fig. 2 — specific implementation of the arithmetic unit; in FIG. 3 a synchronization unit.
Устройство дл обработки изображений содержит блок синхронизации 1,. блок пам ти 2, блок посто нной пам ти (коэффициентов) 3, арифметический блок 4, блок пам ти 5, блок сдвига 6.The image processing apparatus comprises a synchronization unit 1 ,. memory block 2, persistent memory (coefficients) 3, arithmetic unit 4, memory block 5, shift unit 6.
Вид обработки определ ет набор операций, выполн емых арифметическим блоком 4. На фиг. 2 приведена реализаци арифметического блока дл выполнени двумерной циклической сверткиThe type of processing determines the set of operations performed by the arithmetic unit 4. FIG. 2 shows the implementation of the arithmetic unit for performing two-dimensional cyclic convolution.
;, М- V-1;, M-V-1
f L. - 51 h . . g f L. - 51 h. . g
k.ek.e
ij 1 I --J 3 ij 1 I --J 3
где f „ - отсчеты обработанногоwhere f „- counts processed
(выходного изображени );(output image);
, g L , g L
, i4e.i4e.
кр k О, К, Г О, L - 1,cr k O, K, G Oh, L - 1,
L - количество отсчетов в строкеL is the number of samples per line
изображени ;images;
К - количество отсчетов в столбце изображени ;K is the number of samples in the image column;
h.- коэффициенты весовой функции с которой производитс циклическа свертка;h.- coefficients of the weight function with which cyclic convolution is performed;
ё k,e отсчеты входного изображени Данньй арифметический блок содержит последовательно соединенные умножитель 7 и сумматор 8.e k, e samples of the input image The arithmetic unit contains the series-connected multiplier 7 and adder 8.
Блок синхронизации, представленный на фиг.З, содержит последователь но соединенные генератор 9 тактовых импульсов, счетчик адресов отсчетов 10, счетчик адресов коэффициентов 11 и схему формировани сдвигов 12, котора в свою очередь содержит сумматор 13, счетчик вертикальных сдвигов 14, счетчик горизонтальных сдвигов 15 и дешифратор 16, определ ющий момент, когда адреса коэффициентов равны q. N+1, q ,0, (М-1).The synchronization unit, shown in Fig. 3, contains successively connected clock generator 9, sample address counter 10, coefficient address counter 11, and a shift generation circuit 12, which in turn contains an adder 13, a vertical shift counter 14, a horizontal shift counter 15 and a decoder 16 defining the moment when the addresses of the coefficients are q. N + 1, q, 0, (M-1).
Устройство начинает функционировать , когда на информационный входThe device begins to function when on the information input
512512
блока 5 начнут |с)слеловл1ел но посгу пать отсчеты входного и-зображсни , В этот момент сдвиг, осуществл емьпЧ блоком сдвига 6, равен нулю, содержимое блока пам ти 2 также равно нулю , отсчеты записываютс В последовательно расположенные чейки блока 5 и одновременно проход т на выход блока 5 и поступают на вход арифметического блока 4, на другой вход которого из блока пам ти коэффициентовblock 5 will start c) scrolling through the samples of the input and image, at this moment the shift made by the shift block 6 is zero, the contents of the memory block 2 is also zero, the counts are recorded in successive cells of the block 5 and simultaneously pass t to the output of block 5 and arrive at the input of the arithmetic unit 4, to another input of which is from the memory block
3поступает коэффициент hj, f3turns the coefficient hj, f
В арифметическом блоке 4 отсчеты g ,. g перемножаютс на коэффициентIn the arithmetic unit 4 there are counts g,. g multiplied by a factor
TM-I, N-1 умножителе и через сумматор поступают на вход блока пам ти 2. Произведени g j, h д., |, записываютс с начального адреса в последовательно расположенныеThe TM-I, N-1 multiplier and through the adder are fed to the input of the memory block 2. The products g j, h d, |, are recorded from the starting address into successively located
чейки блока пам ти 2. Адреса, по которым производитс запись в блоке пам ти 2, в этом цикле совпадают в каждый момент времени с адресами, по которым производитс чтение отсчетов g Kg из блока пам ти 5. Первый цикл заканчиваетс , когда в блоке пам ти 5 будут записаны все KL отсчетов Входного изображени и в блоке пам ти 2 будут записаны такжеcells of memory block 2. The addresses that are written in memory block 2 in this cycle coincide at each time with the addresses at which readings g Kg from memory block 5 are read. The first cycle ends when in memory block All 5, all KL samples of the input image will be recorded and in memory 2 will also be recorded.
KL произведений g.g h м-,к- уKL products g.g h m-, k-y
k (0, Ь-1), t О, L-1. В следующем цикле блоком 1 в блоке сдвига 6 задаетс сдвиг, равньй единице, т.е. адреса, по которым будет производитьс выборка отсчетов из блока пам ти 5, в каждый момент времени на единицу больше, чем адреса, по которым производ тс чтение и запись в блок пам ти 2. Одновременно из блока i поступает сигнал на вход блока пам ти коэффициентов 3, измен ющий адрес, по которому производитс выборка коэффициента. Из блока пам ти коэффициентов 3 будет выбранk (0, b-1), t 0, L-1. In the next cycle, block 1 in shift block 6 is assigned a shift equal to one, i.e. the addresses at which samples will be sampled from memory block 5 are at one time more than the addresses that are read and written to memory 2. At the same time, from block i, a signal is sent to the input of the coefficient memory block 3, changing the address at which the coefficient is sampled. From the coefficient memory block 3 will be selected
коэффициент Ьдд., .2 который поступит на вход арифметического блока 4. На вход арифметического блокаcoefficient bdd., .2 which goes to the input of the arithmetic unit 4. To the input of the arithmetic unit
4поступ т - отсчеты , , а на другой вход арифметического блока 4 произведени g к,р h д,. . ,4 access t - counts, and to another input of the arithmetic unit 4 the product g k, p h d ,. . ,
Отсчеты g(c,eti в умножителе арифметического блока 4 перемножаютс с коэффициентом Ь,,, н-т. получившиес произведени складываютс вThe samples g (c, eti in the multiplier of the arithmetic unit 4 are multiplied by the coefficient b ,,, n-t. The resulting products are added to
сумматоре арифметического блока 4 с произведени ми g ц h,.,- ) поступающих из блока пам ти 2. Получившиес частичные суммы ,x м 1, N-1 8к,е 1.,Ьд,., „ J запишутс в блок 2 на места произведений g „.f h д,, ,j . Второй цикл заканчиваетс , когда оп ть будет считано все содержимое блока пам ти 5, а во всех чейках блока пам ти 2 будут сформированы суммы вида: ( 8к,8 h „., ц, + g,e,,. h.,) , К-1, t О, L,-1. В.следующем цикле из блока пам -, ти коэффициентов 3 будет выбран коэффициент Ьд,,| , а сдвиг в блоке сдвига 6 будет задан равным 2, и описаиньш цикл повтор етс . В результате этого цикла в блоке пам ти 2 будут сформированы суммы M-l,j к.е t N-j После N повторений таких циклов в блоке пам ти 2 будут накоплены суммы:the adder of the arithmetic unit 4 with the products g c h,., -) coming from the memory block 2. The resulting partial sums, x m 1, N-1 8k, e 1., bd,., J are written in block 2 on places of works g „.fh d ,, j. The second cycle ends when the entire contents of memory block 5 is read again, and in all the cells of memory block 2 the sums of the form will be formed: (8k, 8 h "., C, + g, e ,,. H.,) , K-1, t O, L, -1. B. the next cycle from the memory block, ti coefficients 3, the coefficient bd ,, | and the shift in the shift block 6 will be set to 2, and the cycle is repeated. As a result of this cycle, the sums M-l, j will be formed in the memory block 2 after the N repetitions of such cycles, the sums will be accumulated in the memory block 2:
Н-N-
ZIsZis
К.Е Ч - j -1K.EH - j -1
J--0J - 0
Далее указанные ранее N циклов повтор ютс дл коэффициентов M-2,j J 0 N-1 и величин сдвигов L + J, j О, N-1, в результате 1185 10 5 2Q 25 Further, the previously mentioned N cycles are repeated for the coefficients M-2, j J 0 N-1 and the magnitudes of the shifts L + J, j O, N-1, as a result of which 1185 10 5 2Q 25
Выходные отсчеты fx4MMetN-l последовательно поступают из блока пам ти 2 на выход устройства, и блок пам ти 2 обнул етс . 514 их выполнени в блоке тгам ти 2 Оудут накоплены суммы следующих N циклах из блока пам ти коэффи1щентов 3 будут выбиратьс коэффициенты h .. , j 0, N-1 и в блоке сдвигов 6 будут задаватьс величины сдвигов, равные 2L+J j О, N-1. В результате в блоке пам ти 2 будут накоплены суммы м-1 М-1 .P N-j- -J После М N циклов в блоке пам ти 2 будут сформированы суммы вида: . ,,,.,p,.j.; h.. которые вл ютс выходньп ш отсчетами обработанного изображени The output samples fx4MMetN-l are successively received from memory 2 to the output of the device, and memory 2 is zeroed out. 514 of their execution in the block of tags 2 will accumulate the sum of the following N cycles from the memory block of coefficients 3, the coefficients h .., j 0, N-1 will be selected and in the block of shifts 6 the values of shifts will be set equal to 2L + J J O, N-1. As a result, sums m − 1 M − 1 .P N-j- -J will be accumulated in memory block 2. After M N N cycles, sums of the following form will be formed in memory block 2:. ,,,., p, .j .; h .. which are output samples of the processed image
Риг. 2Rig. 2
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833624959A SU1185351A1 (en) | 1983-07-19 | 1983-07-19 | Device for processing images |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833624959A SU1185351A1 (en) | 1983-07-19 | 1983-07-19 | Device for processing images |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1185351A1 true SU1185351A1 (en) | 1985-10-15 |
Family
ID=21075486
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833624959A SU1185351A1 (en) | 1983-07-19 | 1983-07-19 | Device for processing images |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1185351A1 (en) |
-
1983
- 1983-07-19 SU SU833624959A patent/SU1185351A1/en active
Non-Patent Citations (1)
Title |
---|
Рабинер Л., Гоулд Б. Теори о применении цифровой обработки сигналов. - М.: Мир, 1978. Авторское свидетельство СССР № 913418, кл. G 06 К 9/00, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1185351A1 (en) | Device for processing images | |
JPS6336572B2 (en) | ||
SU1444821A1 (en) | Device for forming random number histogram | |
SU1464176A1 (en) | Image-processing apparatus | |
SU966864A1 (en) | Device for shaping biased copies of pseudorandom sequencies | |
SU1555826A1 (en) | Digital filter | |
SU1476488A1 (en) | Fast real fourier transform computer | |
SU1483608A1 (en) | Digital non-recursive filter | |
SU1656554A1 (en) | Rank filtration computer | |
SU970358A1 (en) | Device for squaring | |
SU904201A1 (en) | Digital filter | |
SU1633422A1 (en) | Device for solving systems of linear algebraic equations | |
SU911506A1 (en) | Device for ordering data | |
SU1218454A1 (en) | Digital filter | |
SU1541582A1 (en) | Moebius function generator | |
RU1774349C (en) | Nonrecursive digital filter | |
SU1665386A1 (en) | Correlator | |
SU1702388A1 (en) | Discrete-cosine-transform processor | |
SU1130876A1 (en) | Device for calculating polynomial coefficients | |
RU2029362C1 (en) | Digital filter | |
SU758166A1 (en) | Digital filter | |
SU1485275A1 (en) | Device for measuring scale of image | |
SU1640709A1 (en) | Device for fast fourier transforms | |
SU1647585A1 (en) | Digital two-dimension convolving device | |
RU1798922C (en) | Channel encoder-decoder |