SU1179321A1

SU1179321A1 - Pipeline device for iterative dividing

Info

Publication number: SU1179321A1
Application number: SU843694522A
Authority: SU
Inventors: Петр Васильевич Борисов; Юрий Сергеевич Варакин
Original assignee: Предприятие П/Я А-3162
Priority date: 1984-01-24
Filing date: 1984-01-24
Publication date: 1985-09-15

Abstract

КОНВЕЙЕРНОЕ УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ИТЕРАЦИОННОГО ТИПА, включающее регистры делимого, делител и результата, три блока формировани дополнительного кода, п ть блоков умножени , причем первый вход первого блока умножени соединен с входом первого блока формировани дополнительного кода, выход которого соединен с первым входом второго блока умножени и вторым входом первого блока умножени , выход которого соединен с первым входом третьего блока умножени и входом второго блока формировани дополнительного кода, выход которого соединен с первым входом четвертого блока умножени и вторым входом третьего блока умножени , выход которого соединен с входом третьего блока формировани дополнительного кода, выход которого соединен с первым входом п того блока умножени , выход и второй вход которого соединены соответственно с входом регистра результата и выходом четвертого блока умножени , второй вход которого соединен с выходом второго блока-умножени , отличающеес тем, что, с целью сокращени оборудовани , оно содержит шифратор и два блока формировани и суммировани кратных, каждый из которых содержит сумматор с сохранением переносов, сумматор с распространением переносов и четыре коммутатора кратного, причем выход старших разр дов регистра делител соединен с входом шифратора, выходы которого соединены с управл ющими входами соответствующих коммутатоi ров кратных первого и второго блоков формировани и суммировани кратных, (Л информационные входы которых соединены соответственно с выходами регистров делител и делимого, выходы сумматоров с распространением переносов первого и второго блоков формировани и суммировани кратных соединены соответственно с первым входом первого блока умножени и ч вторым входом второго блока умноже (@ ни , а также в каждом из блоков фор&amp;д мировани и суммировани кратных выьэ ходы коммутаторов кратного соединены с соответствующими входами слагаемых сумматора с сохранением переносов, выходы сумм и переносов которого соединены соответственно с входом перво го и второго слагаемых сумматора с распространением переносов, входы переноса сумматора с сохранением переносов соединены соответственно с управл ющими входами коммутаторов кратного с первого по третий.CONVEYOR DEVICE FOR DIVISION OF THE ITERATION TYPE, including dividend registers, divider and result registers, three additional code generation units, five multiplication blocks, the first input of the first multiplication unit connected to the input of the first additional code generation unit, the output of which is connected to the first input of the second multiplication unit and the second input of the first multiplication unit, the output of which is connected to the first input of the third multiplication unit and the input of the second additional code generation unit, the output of which is Connected to the first input of the fourth multiplication unit and the second input of the third multiplication unit, the output of which is connected to the input of the third additional code generation unit, the output of which is connected to the first input of the fifth multiplication unit, the output and second input of which are connected respectively to the result register input and the fourth output the multiplication unit, the second input of which is connected to the output of the second multiplication unit, characterized in that, in order to reduce the equipment, it contains an encoder and two shaping units and a sum multiples, each of which contains an adder with preservation of carries, an adder with propagation of carries, and four switches of a multiple, with the output of the high bits of the divider register connected to the input of the encoder, the outputs of which are connected to the control inputs of the corresponding switches of the multiples of the first and second formation blocks and summation multiples, (L informational inputs of which are connected respectively to the outputs of the divider and the dividend registers, the outputs of adders with the spread of hyphenation O and the second block of formation and summation of multiples are connected respectively to the first input of the first multiplication block and h to the second input of the second block multiply (@ nor, as well as in each of the blocks of amplifiers for multiples and multiples of multiple switches are connected to the corresponding inputs summers of the adder with the preservation of carries, the outputs of the sums and transfers of which are connected respectively to the input of the first and second term of the adder with the spread of carries, the inputs of the transfer of the adder with the preservation of transfer They are connected respectively to the control inputs of the switches from the first to the third multiple.

Description

Изобретение относитс к автомати-° ке и вычислительной технике и предназначено дл использовани в цифровых арифметических устройствах. Известно устройство дл делени , использующее итерационные методы, содержащее два регистра операндов, регистр результата, блок пам ти, дешифратор , -формирователь кратных, пирамидальный конвейерный умножитель, преобразователь в дополнительньш код П. Данное устройство использует метод приведени делител к единице. Недостатком его вл етс низкое быст родействие. Наиболее близким к изобретению по технической сущности вл етс устрой ство дл делени , содержащее регистры делимого, делител и результата, семь блоков умножени , три преобразо вател в дополнительньш код, блок пам ти, причем выходы старших разр дов делител соединены с адресным входом блока пам ти, выход которого соединен с первыми входами первого и второго блоков умножени , вторые вхо ды которых соединены соответственно с выходами регистра делимого и делител , выход второго блока умножени соединен с входом первого преобразовател в дополнительный код, выход которого соединен с первыми входами третьего и четрjpToro блока умножени , вторые входы которых соединены соответственно с выходами первого и второго блоков умножени , выход четвертого блока умножени соединен с входом второго преобразовател в дополнительньм код, выход которого сое динен с первыми входами п того и шес того блоков умножени , вторые входы которых соединены соответственно с выходами третьего и четвертого блоков умножени , выход шестого блока умножени соединен со входом третье .го преобразовател в дополнительный код, выход которого соединен с первы входом седьмого блока умножени , вто рой вход и выход.которого соединены соответственно с выходами п того блока умножени и входом регистра результата 2J . Недостатком данного устройства вл етс то, что определение начального приближени к обратной величине аргумента (делител ) с использова нием таблицы данных требует дополнительного оборудовани на хранение табличных данных, на перезапоминание значени делител и делимого дл последующего их умножени на значение, полученное из таблицы начального приближени к обратной величине делител . Целью изобретени вл етс сокращение оборудовани . Поставленна цель достигаетс тем, что конвейерное устройство дл делени итерационного типа,содержащее регистры делимого, делител и результата,, три блока формировани дополнительного кода, п ть блоков умножени , причем первый вход первого блока умножени соединен с входом первого блока формировани дополнительного кода, выход которого соединен с первым входом второго блока умножени и вторым входом первого блока умножени , выход которого соединен с первым входом третьего блока умножени и входом второго блока формировани дополнительного кода,вы-ход которого соединен с первым входом четвертого блока умножени и вторым входом третьего .блока умножени , выход которого соединен с входом Третьего блока формировани дополнительного кода, выход которого соединен с первым входом п того блока умножени , выход и второй вход которого соединены соответственно с входом регистра результата и выходом четвертого блока умножени , второй вход которого соединен с выходом второго блока умножени , содержит также шифратор и два блока формировани и суммировани кратных, каждый из которых содержит сумматор с сохранением переносов, сумматор с распространением переносов и четыре коммутатора кратного, причем выход старших разр дов регистра делител соединен со входом шифратора, выходы которого соединены с управл ющими входами соответствующих коммутаторов кратных первого и второго блоков формировани и суммировани кратных, информационные входы которых соединены соответственно с выходами регистров делител и jb eлимого , выходы сумматоров с распространением переносов первого и второго блоков формировани и суммировани кратных соединены соответственно с первым входом первого блока умножеци и вторым входом второго блока умножени , а также в каждом из блоков формировани и суммировани кратных выходы коммутаторов кратног соединены с соответствующими входами слагаемых сумматора с сохранением переносов, выходы сумм и переносов которого соединены соответственно с входом первого и второго слагаемых сумматора с распространением переносов, входы переноса сумм тора с сохранением переносов соединены соответственно с управл ющими входами коммутаторов кратного с пер вого по третий. На фиг.1 представлена схема конвейерного устройства дл делени ит рационного типа; на фиг.2 - схема блока формировани и суммировани кратных. Конвейерное устройство дл делен итерационного типа содержит регистр 1 делител , регистр 2 делимого, шиф ратор 3, блоки 4 и 5 формировани и суммировани кратных, блоки 6-10 ум ножени , блоки 11-13 формировани дополнительного кода, регистр 14 ре зультата. Блок формировани и суммировани кратных содержит коммутаторы 15-18 кратных, сумматор 19 с сохранением переносов, сумматор 20 с распростра нением переносов, информационньш вход 21, управл ющие входы 22, выход 23. Шифратор 3 реализуетс согласно следующим уравнени м, в которых А, В, С, D, Е, Р- шесть старших разр дов делител J НСД - нет сдвига, СД - сдвиг, 1Ш- пр ма передача. Первый выход шифратора 3: (А+В4-с+Д+) (А+В+Д+ Р+Д) (А Е + ВЕ + АДЁ) (A+BC + Д + С Д) (В + Е + Р) (С + Р + + А Д) НСД1 АВСД+ В СДЕ+ + ApiC E +ПД + АН, ( + + А Г Е Р + . + Ш1 (С + + А Р Е) (ВД Е f JC Д Е + В Д Е + В ЕР) (А ) ( А д f) ( р)(А. в Д Е) (А в с Е) (А С Д Р) (А В С Р) Второй выход шифратора 3: СД2 (А В + А С + С Д Е + С Д) (АДР+ВСЕ + АДЕ + АВС) НСД2 АВСЕР+ВСД + 1СДЕР+АВСР+АВСДЕ + . + Авад + всйЕ + Ав д +всд ПП2 A..+ AB С + АВД + + В.,С Д + ВСД-Р4-ВСДР + + В С Д Е Третий выход шифратора 3: сдз А Bjc + 7i В А В НСДЗ А Б + С Е Д + В. Д Р + + АСДЕ + АСДЕ ШЗ А + ВС + ВДЕ Четвертый выход шифратора 3: СД4 А В + А С Д + А С Е НСД4 СД4 : Конвейерное устройство дл делени итерационного типа работает следующим образом. На регистры 1 и 2 занос тс соответственно делитель и делимое. Шесть старших разр дов делител поступают на шифратор 3, где в соответствии с приведенньп-ш уравнени ми формируютс сигналы, управл нщие формированием кратных. При помощи управл ющих сигналов СД, НСД, ПП в коммутаторах 15-17 блока 4 формируютс соответственно первое , второе и третье кратное делителю числа, а в KOMMyTaTopak 15-17 блс ка 5 формируютс соотвеэственно первое , второе И третье кратное делимому числа. При помощи управл ющих сигналов СД4 и НСД4 в коммутаторах 18 блоков 4 и 5 формируютс четвертое кратное делителю и делимому числа . Коммутаторы 15-18 кратного выполн ют при сигналах Ш1, ПП, НСД, СД на управл клцих входах передачу информации с информационного зхода на выход соответственно пр мо, инверсно, без сдвига и со сдвигом на один разр д. Сформированные четыре кратные делителю числа суммируютс в дополнительном коде на сумматоре19с сохранением переносов блока 4, при этом сигналы ПП дл первых трех кратных выполн ют роль единицы дополнительного кода, поступающей на вход переноса сумматора. Аналогично суммируютс четыре кратные делимому числа в блоке 5. После сложени результатов с сумматоров 19с сохранением переносов на сумматорах 20 с распространением переносов образуютс результаты первой итерации делени (ДТ1). В результате первой итерации в старшихThe invention relates to automation and computing and is intended for use in digital arithmetic devices. A device for dividing is known, using iterative methods, which contains two operand registers, a result register, a memory block, a decoder, a multiplier, a pyramidal conveyor multiplier, and a converter in the additional code P. This device uses a divider to unit method. The disadvantage of it is low speed of reaction. The closest to the invention according to the technical essence is a device for dividing, containing registers of the dividend, divider and result, seven multiplication blocks, three converters into an additional code, a memory block, with the outputs of the higher bits of the divider being connected to the address input of the memory block the output of which is connected to the first inputs of the first and second multiplication units, the second inputs of which are connected respectively to the outputs of the register of the dividend and the divider, the output of the second multiplication unit is connected to the input of the first converter To the additional code, the output of which is connected to the first inputs of the third and fourth multiplication block, the second inputs of which are connected respectively to the outputs of the first and second multiplication blocks, the output of the fourth multiplication unit is connected to the input of the second converter into the additional code whose output is connected to the first inputs of this and the sixth multiplication units, the second inputs of which are connected respectively to the outputs of the third and fourth multiplication units, the output of the sixth multiplication unit is connected to the input of the third transform There is an additional code, the output of which is connected to the first input of the seventh multiplication unit, the second input and output of which are connected respectively to the outputs of the fifth multiplication unit and the input of the result register 2J. The disadvantage of this device is that the determination of the initial approximation to the inverse value of the argument (divider) using a data table requires additional equipment for storing tabular data, for re-storing the divider and the dividend value for their subsequent multiplication by the value obtained from the initial approximation table the reciprocal of the divisor. The aim of the invention is to reduce equipment. The goal is achieved by the fact that a conveyor device for dividing an iterative type, containing registers of the dividend, divider and result, has three additional code generation units, five multiplication units, the first input of the first multiplication unit connected to the input of the first additional code generation unit, the output of which connected to the first input of the second multiplication unit and the second input of the first multiplication unit, the output of which is connected to the first input of the third multiplication unit and the input of the second addition unit code, the output of which is connected to the first input of the fourth multiplication unit and the second input of the third multiplication unit, the output of which is connected to the input of the Third additional code generation unit, the output of which is connected to the first input of the fifth multiplication unit, the output and second input of which are connected respectively, with the input of the result register and the output of the fourth multiplication unit, the second input of which is connected to the output of the second multiplication unit, also contains an encoder and two units for generating and summing multiples, one of which contains an adder with preservation of carries, an adder with propagation of carries and four multiple switches, with the output of the upper bits of the divider register connected to the input of the encoder, the outputs of which are connected to the control inputs of the corresponding switches of the multiples of the first and second multiples and summation blocks of the multiple, information the inputs of which are connected respectively to the outputs of the registers of the divider and jb of the most, the outputs of the adders with the spread of the transfers of the first and second blocks of forms These and summations of multiples are connected respectively to the first input of the first multiplier unit and the second input of the second multiplication unit, as well as in each of the formation and summing units of the multiple outputs of the switch multiples are connected to the corresponding inputs of the adder summands with the preservation of carries, the outputs of the totals and transfers of which are connected respectively the input of the first and second terms of the adder with the spread of transfers, the transfer inputs of the sum of the torus with the preservation of carries are connected respectively to the control Switches with multiple strokes per Vågå through third. FIG. 1 is a schematic diagram of a conveyor device for dividing an ittionary type; Fig. 2 is a block diagram of the formation and summation of multiples. The conveyor device for division of the iterative type contains the register 1 divider, the register 2 of the dividend, the encoder 3, the blocks 4 and 5 of forming and summing multiples, the blocks 6-10 clever, the blocks 11-13 of forming the additional code, the result register 14. The unit for forming and summing multiples contains switches 15–18 multiples, adder 19 with preservation of carries, adder 20 with propagation of carries, information input 21, control inputs 22, output 23. The encoder 3 is implemented according to the following equations, in which A, B , С, D, Е, Р - six high-order bits of divider J НСД - no shift, СД - shift, 1Ш-straight transmission. The first output of the encoder 3: (A + B4-c + D +) (A + B + D + P + D) (A E + BE + ADYO) (A + BC + D + C D) (B + E + P ) (С + Р + + А Д) НСД1 АВСД + В ЕД + + ApiC E + ПД + АН, (+ + А G Е Р +. + Ш1 (С + + А Р Е) (ВД Е f JC Д Е + V D E + B EP) (A) (A d f) (p) (A. In D E) (A in C E) (A C D P) (A B C P) Second output of the encoder 3: CD2 (A B + A C + C D E + C D) (ADR + ALL + ADE + ABC) NSD2 ABSER + VSD + 1SDER + ABSR + ABSDE +. + Awad + All + Av d + VSD PP2 A .. + AB С + АВД + + В., С Д + ВСД-Р4-ВСДР + + В С Д Е Third output of encoder 3: sdz А Bjc + 7i В А В НСДЗ А B + С Е D + V. Д Р + + АСЕ + ASDE ShZ A + VS + VDE Fourth output of the encoder 3: SD4 A B + A C D + A C E NSD4 SD4: Conveyor device The property for dividing the iterative type works as follows: The registers 1 and 2 are entered by a divider and a dividend, respectively. The six higher bits of the divider are fed to the encoder 3, where, in accordance with the above equations, the signals controlling the formation of multiples are formed. The control signals SD, NSD, PP in the switches 15-17 of block 4 form the first, second and third divisible divisors of the number, respectively, and in KOMMyTaTopak 15-17 bls ka 5 the first, second and third divisible divisible numbers are formed respectively. With the help of control signals CD4 and NSD4, in switches 18 of blocks 4 and 5, the fourth multiple of the divisor and the dividend are formed. Switches of 15–18 times are used for signals Ш1, ПП, НСД, СД on control inputs to transfer information from the information output to the output, respectively, directly, inversely, without shifting and shifted by one bit. The four multiples of the divisor are formed and are summed up an additional code on the adder 19 with the preservation of the transfers of block 4, and the PP signals for the first three multiples fulfill the role of the unit of the additional code arriving at the transfer input of the adder. Four multiples to divisible numbers in block 5 are similarly summed. After adding the results to the adders 19 with saving the carries, the results of the first iteration of the division (DT1) are formed on the adders 20 with the spread of the transfers. As a result of the first iteration in older

разр дах ДТ1 - шесть нулей либо шесть единиц.Bit dT DT1 - six zeros or six units.

Во второй итерации в блоке 11 формировани дополнительного кода от 12 старших разр дов ДТ1 (не счита первого) формируетс дополнительньм код, на который в блоках 6 и 7 умножаьэтс ДТ1 и результат первой итерации преобразовани делимого (ДМ1), в результате чего образуютс новые значени ДТ2 и ДМ2, причем ДТ2 содержит после первого разр да 12 нулей или единиц,In the second iteration, in block 11 of the formation of an additional code from the 12 most significant DT1 bits, the additional code is formed, which in blocks 6 and 7 multiplies DT1 and the result of the first iteration of the division of the dividend (DM1), as a result of which new DT2 values are formed and DM2, and after DT2, DT2 contains 12 zeros or ones,

В третьей итерации в блоке 12 формировани дополнительного кода от 24 старших разр дов ДТ2 (не счита первого) формируетс дополнительный код, на который в блоках 8 и 9 умножаютс ДТ2 и ДМ2, в результате чего образуютс новые значени ДТЗ и ДМЗ, причем ДТЗ содержит после первого разр да 24 нул или едиНИиД ).In the third iteration, in block 12 of the formation of an additional code from the 24 higher bits of DT2 (not counting the first one), an additional code is generated, which in blocks 8 and 9 are multiplied by DT2 and DM2, as a result of which new values of DTZ and DMZ are formed, and DTZ contains the first bit is 24 zero or one).

В четвертой итерации в блоке 13 формировани дополнительного кода формируетс .дополнительньй код, наIn the fourth iteration in the block 13 of the formation of an additional code, an additional code is formed, on

который в блоке 10 умножаетс ДМЗ и результат умножени записываетс в регистр 14 результата. ДТЗ при этом 5 на дополнительный код не умножаетс , так как результат умножени заранее известен и имеет значение равное единице, -а делимое после четвертой итерации - значение частного от делени исходных чисел.which in block 10 is multiplied by the DMZ and the result of the multiplication is written to the result register 14. At that, the DTZ does not multiply 5 by an additional code, since the result of multiplication is known in advance and has a value equal to one, and the dividend after the fourth iteration is the value of the quotient from dividing the original numbers.

По сравнению с прототипом изобретение не имеет затрат.на оборудование , необходимое дл блока односторонней пам ти, используемого в устройстве-прототипе . В результате этог отпадает необходимость в перезапоминании значений множимого и мно штел дл перемножени их на значение, полученное из блока односторонней пам ти в процессе второй- итерации. В результате этого не только уменьшаетс оборудование, необходимое дл хранени чисел и перезапоминани значе25 НИИ делител и делимого, но и сокращаетс на одну итерацию процесс делени .Compared to the prototype, the invention has no costs. The equipment required for the one-way memory unit used in the prototype device. As a result, there is no need to re-memorize the values of the multiplicand and the multipliers to multiply them by the value obtained from the one-way memory block in the second iteration process. As a result, not only the equipment required for storing numbers and re-memorizing the value of the SRI of the divisor and the dividend is reduced, but the division process is reduced by one iteration.

t/S.ft / S.f

Claims

CONVEYOR DEVICE FOR DIVISION OF AN ITERATIVE TYPE, including divisible, divisor and result registers, three additional code generation blocks, five multiplication blocks, the first input of the first multiplication block connected to the input of the first additional code generation block, the output of which is connected to the first input of the second multiplication block and the second input of the first block of multiplication, the output of which is connected to the first input of the third block of * multiplication and the input of the second block of formation of an additional code, the output of which is connected n with the first input of the fourth block of multiplication and the second input of the third block of multiplication, the output of which is connected to the input of the third block of generating an additional code, the output of which is connected to the first input of the fifth block of multiplication, the output and second input of which are connected respectively to the input of the result register and the output of the fourth block multiplication, the second input of which is connected to the output of the second multiplication block, characterized in that, in order to reduce equipment, it contains an encoder and two blocks of formation and summation of cr each of which contains an adder with hyphenation conservation, an adder with hyphenation propagation and four commutators of a multiple, the high-order output of the divider register being connected to an encoder input whose outputs are connected to the control inputs of the corresponding commutators of the multiples of the first and second blocks § generation and summation of multiples, the information inputs of which are connected respectively to the outputs of the registers of the divider and dividend, the outputs of the adders with the spread of transfers of the first and second blocks of forms multiplication and summation of multiples are connected respectively to the first input of the first multiplication unit and the second input of the second multiplication unit, as well as in each of the units of formation and summation of multiple outputs of the commutators of the multiple are connected to the corresponding inputs of the summands of the adder with saving transfers, the outputs of the sums and transfers of which are connected respectively with the input of the first and second terms of the adder with the spread of transfers, the transfer inputs of the adder with the conservation of transfers are connected respectively to the control multiple-input switches from first to third.