SU1176323A1

SU1176323A1 - Adder-accumulator

Info

Publication number: SU1176323A1
Application number: SU843719267A
Authority: SU
Inventors: Борис Михайлович Власов; Владимир Александрович Фотин; Нина Владимировна Краснова; Татьяна Борисовна Власова
Original assignee: Предприятие П/Я В-8662
Priority date: 1984-01-06
Filing date: 1984-01-06
Publication date: 1985-08-30

Abstract

НАКАПЛИВАЮЩИЙ СУММАТОР, со держащий в каждом разр де первый и , второй Р5-триггеры, семь элементов И и два элемента ИЛИ, причем входы . первого элемента И соединены с шиной :управлени сложением по модулю два и с выходом переноса предыдущего разр да сумматора соответственно, входы второго элемента И соединены с шиной управлени приемом кода второго слагаемого и с соответствующим разр дом входной шины сумматора соответственно , выходы первого и второго элементов И подключены к соответствующим входам первого элемента ИЛИ, выход которого соединен с первыми входами третьего и четвертого элементов И, выходы третьего и четвертого элементов И соединены соответственно с (I- и S-входами пер-: вого ЯЗ триггера, инверсный выход которого соединен с первым входом п того элемента И, а пр мой выход с первым входом шестого элемента И, 8С Гогл тдл I БЕБЛйОТь}/, вторые входы п того и шестого элементов И подключены к шине управлени пересылкой кода сумматора, пр мой и инверсный вьтходы второго RS-триггера соединены с вторыми входами третьего и четвертого элементов И соответственно, первый вход седьмого элемента И соединен с выходом предьдущего разр да сумматора, выход седьмого элемента И соединен с первым входом второго элемента ИЛИ, выход которого подключен к выходу переноса данного разр да сумматора, отличающийс тем, что, с целью упрощени конструкции, накапливающий сумW матор содержит в каждом разр де восьмой элемент И и третий элемент ИЛИ, первый вход восьмого элемента И соединен с выходом , второго элемента ИЛИ, а второй вход - с шиной стробировани переноса сумматора, а выход подключен к второму входу второ | го элеме| та ИЛИ, третий вход котороо го соединен с выходом третьего элемента И, первый вход третьего эле00 мента ИЛИ соединен с;пр мым выходом го второго / 3-триггера, R- н 5-входы со которого подключены к выходам п того и шестого элементов И соответственно , второй вход третьего элемента ИЛИ соединен с выходом шестого элемента И, а третий вход - с выходом второго элемента И, выход третьего элемента ИЛИ соединен с вторым вход6м седьмого элемента И.Accumulator accumulator, containing in each category the first and second P5-triggers, seven AND elements and two OR elements, with inputs. the first element And connected to the bus: modulo two addition control and transfer output of the previous bit of the adder, respectively; the inputs of the second element And are connected to the control bus for receiving the code of the second term and the corresponding discharge of the adder input bus, respectively, the outputs of the first and second elements And connected to the corresponding inputs of the first element OR, the output of which is connected to the first inputs of the third and fourth elements AND, the outputs of the third and fourth elements AND are connected respectively A with (I- and S-inputs of the first-: VYZ the trigger trigger, the inverse output of which is connected to the first input of the fifth element I, and the direct output to the first input of the sixth element And, 8C Gogl tdl I BEBLEYOT} /, the second inputs p of the second and sixth elements AND are connected to the control bus by transferring the code of the adder, the direct and inverse inputs of the second RS flip-flop are connected to the second inputs of the third and fourth elements And, respectively, the first input of the seventh element And is connected to the output of the previous digit And connected to the first input The second OR element, the output of which is connected to the transfer output of a given discharge of the adder, is characterized in that, in order to simplify the construction, the accumulating sumW contains in each bit the eighth AND element and the third OR element, the first input of the eighth AND element is connected to the output the second element is OR, and the second input is with the transfer gate of the adder transfer, and the output is connected to the second input of the second | go eleme | that OR, the third input of which is connected to the output of the third element AND, the first input of the third element OR is connected to the direct output of the second second / 3-flip-flop, the R-n 5-inputs from which are connected to the outputs of the fifth and sixth elements AND accordingly, the second input of the third element OR is connected to the output of the sixth element AND, and the third input is connected to the output of the second element AND, the output of the third element OR is connected to the second input 6m of the seventh element I.

Description

Изобретение относитс к цифровой вычислительной технике и предназначаетс дл использовани в процессорах ЭВМ или в устройствах цифровой автоматики.The invention relates to digital computing and is intended for use in computer processors or digital automation devices.

Цель изобретени - упрощение конструкции накапливающего сумматора.The purpose of the invention is to simplify the design of the accumulating adder.

На чертеже представлена функциональна схема двух разр дов накапливающего сумматора.The drawing shows a functional diagram of two bits of the accumulating adder.

Каждый разр д накапливающего сумматора содержит элементы ИЛИ 1-3, элементы И 4-11, R5-триггеры 12 и 13 шину 14 стробировани переносац выход 15 переноса в следующий разр д, шину 16 управлени пересылкой кода, шину 17 управлени сложением по модулю два, шину 18 управлени приемом кода второго слагаемого и входную шину 19. RS -триггеры 12 и 13 и соответствующие элементы И 6 - 9 образуют триггер со счетным входом.Each bit of the accumulating adder contains OR elements 1-3, AND elements 4-11, R5 flip-flops 12 and 13 gating bus 14 transferring transfer output 15 to the next bit, code forwarding control bus 16, code addition bus 17 modulo two, bus 18 controls the reception of the code of the second term and the input bus 19. RS-triggers 12 and 13 and the corresponding elements And 6 - 9 form a trigger with a counting input.

Рассмотрим работу сумматора при выполнении сложени двух чисел, представленных в двоичном коде. Например , код первого слагаемого хранитс в триггерах 1-2, а коД второго слагаемого поступит в сумматор по шине 19. IConsider the operation of the adder when performing the addition of two numbers represented in binary code. For example, the code of the first addend is stored in triggers 1-2, and the code of the second addend goes to the adder via the bus 19. I

По первому временному такту t выполн ютс подготовительные элемен- тарные операции (ЭО) пересылки кода из основных триггеров 12 во.вспомогательные триггеры 13 и стробирование схем переносов. Элементарна операци пересылки кода необхбдима дл подготовки триггеров 12 и 13 к работе в режиме счетного триггера. Дл выполнени этой элементарной операции на шину 16 подаетс исполнительный импульс. Если триггер 12 хранит код 1, то исполнительный импульс через элемент И 9 поступит на 5-вход триггера 13 и установит его в состо ние 1. Если триггер 12 хранит код о, то исполнительньй импульс через элемент И 8 поступит на R-вход триггера 13 и установит его в состо ние О. Таким образом, по первому временному такту триггеры 12 и 13 устанавливаютс в одинаковые состо ни . Одновременно с пересылкой кода из триггеров 12 в триггеры 13 производитс гашение переносов во все двоичных разр дах сумматора. Эта 30 выполн етс дл исключени возможных потенциалов, хран щихс в цепи сквозного переноса от предьщущей операции сложени . Дл гашени переносов во всех разр дах сумматора на шину 14 подаетс нулевой потенциал, , за счет чего разрываетс цепь обратной св зи между элементами ИЛИ 1 и И 4.In the first time t, preparatory elementary operations (EO) are performed to send the code from the main triggers 12 auxiliary triggers 13 and gating of the transfer schemes. An elementary operation of sending the code is necessary to prepare the triggers 12 and 13 for operation in the counting trigger mode. An executive pulse is applied to the bus 16 to perform this elementary operation. If trigger 12 stores code 1, then an executive impulse through element 9 will arrive at the 5th input of trigger 13 and set it to state 1. If trigger 12 stores code o, then the execution impulse through element 8 will arrive at the R input of trigger 13 and set it to state O. Thus, in the first time step, the triggers 12 and 13 are set to the same state. Simultaneously with the transfer of the code from the triggers 12 to the triggers 13, the transfers are cleared in all binary bits of the adder. This 30 is performed to eliminate potential potentials stored in the end-to-end transfer chain from the previous addition operation. In order to extinguish the transfers in all bits of the adder, a zero potential is applied to the bus 14, thereby breaking the feedback circuit between the OR 1 and AND 4 elements.

Оо второму временному такту tg выполн етс ЭО первого сложени по модулю два. Дл ее выполнени на шину 18 подаетс исполнительный импульс . В это же врем на шины I9 поступает код второго слагаемого. Если в данном двоичном разр де на шину 19 поступил код то исполнительньй импульс по цепи элементов И П, ИЛИ 3 поступит на входы элементов И 6 и И 7 и цроинвертирует код хран щийс в триггере 12. Если до прихода счетного импульса в триггерах 12 и 13 хранилс кодOO, the second time slot tg is performed with the first addition modulo EO of the first addition. To perform it, an executive impulse is supplied to the bus 18. At the same time, the second addendum enters the I9 bus. If in this binary bit the bus 19 received a code, then the actuating impulse along the circuit of the elements AND P, OR 3 will go to the inputs of the elements AND 6 and AND 7 and inverts the code stored in trigger 12. If before the arrival of the counting pulse in triggers 12 and 13 stored code

I, то исполнительный импульс че-. рез элемент И 6 поступит на нулевой вход триггера 12 и через элв мент ИЛИ 1 поступит в цепь сквозного переноса данного разр да и далее в следующий разр д сумматора. Сигнал переноса, выработанный в данном разр де сумматора, запоминаетс за счет элемента И 4, к первому входу которого подключен выход элемента ИЛИ 1. Если в рассматриваемом разр де сумматора триггеры 12 и 13 до поступлени второго исполнительного импульса находились в нулевом состо нии, то исполнительный импульс по цепи элементов И П, ИЛИ 3, И 7 поступит на 5-вход триггера 12, Кроме того, исполнительный импульс по цепи элементов И 11, ИЛИ 2 поступит на первый вход элемента И 5, разреща прохождение потенциала сквозного переноса из младшего разр да через элемент И 5, ИЛИ 1 в .следующий разр д. По третьему временному такту „ выполн етс ЭО второй пересылки кода из триггеров 12 в триггеры 13. Дл вьшолнени этой элементарной операции на шину 16 подаетс исполнительный импульс. Если в триггере 12 хранитс код о, то исполнительный импульс через элемент И 8 поступит на R-вход триггера 13 и установит его в нулевое состо ние. Если же в триггере 12 хранитс код Г, то исполнительный импульс через элемент И 9 поступит на 3-вход триггера 13. Одновременно этот импульс поступит на второй вход элемента ИЛИ 2 и далее на вход И 5. Наличие испол1штельного импульса tj на входе элемен-I, then the executive impulse Th-. the element AND 6 will go to the zero input of the trigger 12 and through the OR OR 1 will go to the end-to-end transfer chain of this bit and then to the next digit of the adder. The transfer signal produced in this bit of the adder is memorized by an AND 4 element, the first input of which is connected to the output of the OR 1 element. If in the considered adder discharge the triggers 12 and 13 were in the zero state, the executive the impulse through the circuit of elements AND P, OR 3, AND 7 will go to the 5-input of the trigger 12, In addition, the executive impulse through the circuit of the elements 11 and 11 or 2 will go to the first input of the element AND 5, allowing the through transfer potential to pass from the least significant Yes, through the element AND 5, OR 1 in the next bit. The third time step is used to perform the second transfer of the code from the triggers 12 to the triggers 13. To execute this elementary operation, an executive impulse is applied to the bus 16. If the code 12 is stored in the trigger 12, then the executive impulse through the element 8 will arrive at the R input of the trigger 13 and set it to the zero state. If code G is stored in trigger 12, then an actuating impulse through element 9 will arrive at the 3rd input of trigger 13. At the same time, this impulse will go to the second input of element OR 2 and then to input 5. 5. The presence of an executive pulse tj at the input of

Claims

ACCUMULATING SUMMER, containing in each category the first and second RS-triggers, seven AND elements and two OR elements, with inputs. the first element And are connected to the addition control bus modulo two and with the transfer output of the previous adder bit, respectively, the inputs of the second element And are connected to the control bus for receiving the code of the second term and with the corresponding discharge of the adder input bus, respectively, the outputs of the first and second elements And are connected to the corresponding the inputs of the first OR element, the output of which is connected to the first inputs of the third and fourth elements And, the outputs of the third and fourth elements And are connected respectively cR- and S-I odes of the first: RS-flip-flop, the inverse output of which is connected to the first input of the fifth element And, and the direct output to the first input of the sixth element And, the second inputs of the fifth and sixth elements And are connected to the control bus forwarding the adder code, the direct and inverse outputs of the second RS-flip-flops are connected to the second inputs of the third and fourth elements And, accordingly, the first input of the seventh element And is connected to the transfer output of the previous discharge of the adder, the output of the seventh element And is connected to the first input of the second OR element, the output is It is connected to the transfer output of this adder row, characterized in that, in order to simplify the design, the accumulating adder contains in each digit the eighth AND element and the third OR element, the first input of the eighth AND element is connected to the output of the second OR element and the second input is with the adder transfer gating bus, and the output is connected to the second input of the second OR element, the third input of which is connected to the output of the third AND element, the first input of the third OR element is connected to the direct output of the second RS-trigger, R- and 5-in rows of which are connected to the outputs of the fifth and sixth AND gates, respectively, the second input of the third OR gate connected to the output of the sixth AND gate, and the third input - with the output of the second AND gate, the output of the third OR gate is connected to the second element of the seventh vhoddm I.

input1