SU1169199A1

SU1169199A1 - Цифровой приемник многочастотной сигнализации

Info

Publication number: SU1169199A1
Application number: SU823511037A
Authority: SU
Inventors: Mikhail N Polyak; Aleksandr V Brunchenko; Andrej O Talanov
Original assignee: Le Elektrotekh Inst
Priority date: 1982-11-16
Filing date: 1982-11-16
Publication date: 1985-07-23

Description

Изобретение относится к радиотехнике и связи и может быть использовано в системах телефонной связи.

Цель изобретения -? упрощение приемника путем уменьшения числа элементов двухканального коррелятора .

На фиг. 1 приведена структурная электрическая схема цифрового приемника многочастотных сигналов; на фиг. 2 - структурная электрическая схема двухканального коррелятора.

Цифровой приемник многочастотных сигналов содержит N црпей, каждая из которых состоит из первого 1 и второго 2 блоков возведения в квадрат, первого сумматора 3, порогового блока 4 и двухканального коррелятора 5, содержащего второй 6 и третий 7 сумматоры, первый 8, второй 9 й третий 10 делители частоты, первый 11 и второй 12 блоки задержки, первый 13 и второй 14 перемножители и регистр 15 сдвига.

Цифровой приемник многочастотной сигнализации работает следующим образом.

Входной сигнал подается одновременно на входы всех двухканальных корреляторов 5. В том случае, если входной сигнал содержит частоту, на которую настроен приемник в одном из каналов выделения частоты, то в конце интервала обработки на выходе соответствующего первого сумматора 3 сигнал получает большое ; значение и на выходе данного порогового блока 4 сигнал принимает значение единицы. В том случае, если входной сигнал не содержит частоту, на которую настроена данная цепь, то в конце интервала обработки на выходе соответствующего первого сумматора 3 сигнал получает

5 малое значение (0) и на выходе

порогового блока 4 сигнал принимает значение нуля.

Двухканальный коррелятор 5 работает следующим образом.

,0 На входы второго сумматора 6 поступают следующие сигналы: входной сигнал приемника, выходной сигнал второго сумматора 6, задержанный в первом 11 и втором 12 блоках на

15 два интервала дискретизации и умноженный на -1, и выходной сигнал второго сумматора 6, задержанный на один интервал дискретизации в первом блоке 11 и умноженный на ко20 синусную составляющую опорного сигнала в первом перемножителе 13.

Выходной сигнал второго сумматора 6 поступает на вход первого делителя 8 и через первый блок 11 на вход третьего делителя 10, и с его выхода на второй перемножитель 14, где производится умножение данного сигнала на синусную составляющую опорного сигнала.

В третьем сумматоре 7 производится вычитание из сигнала с выхода первого делителя 8 сигнала с выхода второго делителя 9.

Сигнал, полученный после обработки сигналов с выхода двухканального коррелятора 5, в первом 1 и втором 2 блоках и первом сумматоре 3, является оценкой наличия сигнала в данном канале приема, оптимальной с точки зрения критерия максимального правдоподобия.

Фиг.1

1169199

Фиг. 2

Claims

ЦИФРОВОЙ ПРИЕМНИК МНОГОЧАСТОТНОЙ СИГНАЛИЗАЦИИ, содержащий N цепей, каждая из которых состоит из двухканального коррелятора, первый и второй выходы которого соответственно через первый и второй блоки возведения в квадрат соединены с первым и вторым входами первого сумматора, выход которого соединен с входом порогового блока,

а входы двухканальных корреляторов всех цепей объединены, отличающийся тем, что, с целью упрощения приемника путем уменьшения числа элементов· двухканального

коррелятора, двухканальный коррелятор содержит последовательно соединенные второй сумматор, первый делитель частоты и третий сумматор, последовательно соединенные первый блок задержки, первый перемножитель и второй делитель частоты, выход которого соединен с вычитающим входом третьего сумматора, последовательно соединенные третий делитель частоты и второй перемножитель, а также включенный между выходом первого блока задержки и вычитающим входом второго сумматора второй блок задержки и включенный между выходом первого перемножителя и первым суммирующим входом второго сумматора регистр сдвига, причем выход второго сумматора соединен с входом первого блока задержки, выход которого соединен с входом третьего делителя частоты, при этом второй суммирующий вход второго сумматора является входом двухканального коррелятора, выход третьего сумматора является первым выходом двухканального коррелятора, вторым выходом которого является выход второго перемножителя.

зи ,.„1169199

1

1169199
2