SU1169183A1 - "уctpoйctbo для abtomatичeckoгo kohtpoля уpobhя зbуkoboгo beщateльhoгo cигhaлa" - Google Patents

Description

Изобретение относится к радиотехнике и может использоваться для контроля уровня звукового сигнала в каналах и трактах звукопередач звукового и телевизионного вещания.

Цель изобретения - повышение точ- 5 ности контроля динамических уровней.

На фиг. 1 представлена структурная электрическая схема предложенного устройства; на фиг. 2 - вариант выполнения преобразователя аналог-код; на фиг. 3 - вариант выполнения блока статистической обработки сигнала; на фиг. 4 - вариант выполнения блока допусковой обработки сигнала.

Устройство для автоматического контроля уровня звукового вещательного сигнала содержит входной усилитель 1, квазипиковый детектор 2, интегратор 3, преобразователь 4 аналог-код, блок 5 статистической обработки сиг- 20 нала, цифровой таймер 6, блок 7 допусковой обработки сигнала, цифровой хронометр 8, дешифратор 9, блок 10 индикации.

Преобразователь аналог-код (фиг.2) 25 содержит генератор 11 тактовых импульсов, регистр 12 сдвига, цифроаналоговый преобразователь 13, компаратор 14.

Блок статистической обработки 30 сигнала (фиг. 3) содержит первый элемент 15 задержки, элемент И 16, первый 17 и второй 18 регистры сдвига, первый преобразователь 19 уровня, компаратор 20, второй преобразо- 35 ватель 21 уровня, третий регистр 22 сдвига, второй элемент 23 задержки.

Блок допусковой обработки сигнала (фиг. 4) содержит формирователь 24 кода допуска и компаратор 25. 40

Устройство работает следующим образом.

Измеряемый сигнал через входной усилитель 1 поступает на вход квазипикового детектора 2, процентированное напряжение с которого подается на вход интегратора 3. При этом время интеграции равно 10 мс. С выхода интегратора 3 сигнал поступает на вход преобразователя 4.

С выхода преобразователя 4 информация поступает на вход блока 5 статистической обработки сигнала, где из всех текущих значений кода, характеризующего динамический сигнал, фиксируется только максимальное значение за интервал времени, устанавливаемый цифровым таймером 6. Для выделения максимальных значений в блоке 5 используются, например, регистры памяти, в которых запоминаются два последовательных измеренных значения динамического сигнала, и ком параторы кодов, сравнивающие эти значения и обеспечивающие выделение большего из них.

С выхода блока 5 информация поступает на вход дешифратора 9, где преобразуется в информацию, поступающую затем на цифровые индикаторы блока 10, Таким образом осуществляется измерение уровня звукового вещательного сигнала.

Одновременно информация с блока 5 поступает на вход блока 7 допусковой обработки сигнала. В блоке 7 цифровой код, характеризуеющий величину контролируемого сигнала, сопоставляется с кодами, характеризующими заданные допуска на сигнал. Результаты сопоставления, представляющие собой

11 результаты автоматически проведенного допускового контроля уровня звукового сигнала, поступают на дешифратор 9, где преобразуются в информацию, поступающую затем на блок 10.

В последнем одновременно с цифровой индикацией величины сигнала отобража’ют отклонение сигнала от допуска.

При уменьшении измеряемого сигнала ниже значения, которое принято считать паузой, с блока 7 поступает информация на цифровой хронометр 8, и с этого момента начинается отсчет времени паузы. Это время, например, в секундах индицируется на табло блока 10.

Аналоговый сигнал с выхода интегратора 3 (фиг. 1) подается на один из входов компаратора 14 (фиг. 2) преобразователя 4, соединенного вто-? рым входом с выходом цифроаналогового преобразователя (ЦАЛ) 13. На стартовый вход и вход записи регистра 12 сдвига поступают соответственно стартовые импульсы запуска и тактовые импульсы с выхода генератора тактовых импульсов. Результаты поразрядного сравнения входного сигнала с выходным напряжением подаются на информационный вход регистра сдвига, запоминаются в нем и поступают на информационные, входы ЦАП 13, преобразующего код в аналоговый сигнал. По окончании полного цикла работы преобразователя 4 на выходах регистра 12 сдвига формируется код, соответствующий результату измерений, а на другом выходе формируется перепад напряжения, определяющий конец цикла измерений. Этот перепад напряжения используется для записи кода в первом регистре 17 сдвига блока 5. Сигнал с выхода регистра сдвига преобразователя 4 подается на вход записи первого регистра 17 сдвига через второй элемент 23 задержки (фиг. 3), а на вход записи второго регистра 18 сдвига - через элемент И 16. Цикл работы блока 5 определяется периодом следования импульсов с выхода цифрового таймера 6, которые через первый элемент 15 задержки подаются на вход установки нуля первого 17 и второго 18 регистров сдвига. Коды с выходов первого регистра 17 сдвига подаются параллельно на информационные входы второго регистра 18 сдвига и через пер183 . 4 вый преобразователь 19 уровня - на одну группу входов компаратора 20.

К второй группе входов компаратора 20 подаются коды с выходов второго регистра 18 сдвига через второй преобразователь 21 уровня, выходы которого соединены также с информационными входами второго регистра 22 сдвига, на вход записи которого подается импульс с выхода цифрового таймера 6 непосредственно. Выход компаратора 20 соединен с входом управления элемента И 16. При поступлении импульсов с цифрового таймера 6 через первый элемент 15 задержки на входы установки нуля первого 17 и второго 18 регистров сдвига, информация в этих регистрах равна нулю. В этом случае сигнал на выходе ком- паратора 20 обеспечивает запирание элемента И 16. После окончания первого измерения сигнала звука импульс с выхода регистра 12 сдвига (фиг. 2) обеспечивает запись кода в первый регистр 17 сдвига. В этом случае перезапись кода из первого регистра 17 сдвига во второй регистр 18 сдвига не происходит (фиг. 3). При этом после второго измерения сигнала звука импульс с выхода регистра 12 сдвига обеспечит сначала перезапись кода из первого 17 регистра сдвига во второй 18 регистр сдвига (кода первого измерения звука), а затем через второй элемент 23 задержки запись кода из регистра 12 сдвига в первый регистр 17 сдвига.

Таким образом, во втором регистре 18 сдвига записан код первого измерения звука, а в первом регистре 17 сдвига - второго. В результате сравнения этих кодов на выходе компаратора 20 сформирован сигнал, открывающий элемент И 16, если код второго регистра 18 сдвига меньше кода первого регистра 17 сдвига, и запирающий элемент И 16 сигнал, если код наоборот.

Таким образом, при последующем измерении во второй регистр 18 сдвига переписывается код из первого регистра 17 сдвига только тогда, когда код первого регистра 17 сдвига больше кода второго регистра 18 сдвига. В первом регистре 17 сдвига последовательно. записываются все текущие результаты измерений сигнала звука. Следовательно, во втором ре5 гистре 18 сдвига всегда хранится код наибольшего значения измеряемого сигнала звука за. интервал времени, определяемый периодом следования импульсов с цифрового таймера 6, которые сначала обеспечивают перезапись кода наибольшего значения измеряемого сигнала звука в третий регистр 22 сдвига, а затем через первый элемент '15 задержки - установку в нуль первого 17 и второго 18 регистров сдвига.

Цифровой код, характеризующий уровень сигнала звука, с выхода блока 5 (фиг. 1) подается на второй вход компаратора 25 (фиг. 4), на первый вход которого поступает с выхо да формирователя 24 кода допуска цифровой код, характеризующий задан5 ные допуска на сигнал звука. В компараторе 25 производится сравнение текущих значений сигнала звука с заданными допусками. Результаты срав'нения, представляющие собой результа10 ты автоматически приведенного допускового контроля уровня звукового сигнала, поступают с выхода компаратора 25 на вход дешифратора 9 (фиг. 1), а с другого выхода компаратора 25 ¹5 на вход цифрового хронометра 8 (фиг. 1).

Claims (4)

1, УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО КОНТРОЛЯ УРОВНЯ ЗВУКОВОГО ВЕЩАТЕЛЬНОГО СИГНАЛА, содержащее последовательно соединенные входной усилитель, вход которого является входом устройства, и квазипиковый детектор, блок индикации, отличающееся тем, что, с целью повышения точности контроля динамических уровней, в него введены пос¹ледовательно соединенные интегратор, вход которого соединен с выходом квазипикового детектора,-преобразователь аналог-код,блок статистической обработки сигнала, блок допусковой обработки сигнала и дешифратор, выход которого подключен к первому входу блока индикации, цифровой таймер и цифровой хронометр, вход и выход которого соединены соответственно с вторым выходом блока допусковой обработки сигнала и вторым входом блока индикации, выход цифрового таймера соединен с вторым входом блока статистической обработки сигнала,второй выход которого подключен к второму входу дешифратора.

2. Устройство поп. 1, отличающееся тем, что преобразователь аналог-код выполнен в виде последовательно соединенных генератора тактовых импульсов, регистра сдвига, цифроаналогового преобразователя и компаратора, выход которого подключен к второму входу регистра сдвига, третий вход которого соединен с вторым выходом генератора тактовых импульсов, второй вход компаратора и второй выход регистра сдвига являются соответственно входом и выходом преобразователя аналог-код.

3. Устройство по п. 1, отличающееся тем, что блок статистической обработки сигнала выполнен в виде последовательно соединенных первого элемента задержки, первого регистра сдвига, первого преобразователя уровня и компаратора,-последовательно соединенных элемента И, первый вход которого соединен с выходом компаратора, второго регистра сдвига, второй вход которого соединен с выходом первого элемента задержки и второго преобразователя уровня, выход которого соединен с вторым входом компаратора, второго элемента задержки, вход и выход которого соединены соответственно с вторым входом элемента И и вторым входом первого регистра сдвига, выход которого подключен к третьему входу второго регистра сдвига, третьего регистра сдвига, первый вход которого соединен с выходом второго преобразователя уровня, третий вход первого регистра сдвига соединен с первым входом второго элемента задержки и является первым входом блока статистической обработки <в ££Γ691ί сигнала, вторым входом и первым и вторым выходами которого являются соответственно объединенные вход и второй вход первого элемента задержки и третьего регистра сдвига, первый и второй выходы третьего регистра сдвига.

4. Устройство по п. 1, отличающееся тем, что блок допусковой обработки сигнала выполнен ' в виде последовательно соединенных формирователя кода допуска и компаратора, второй вход которого является входом блока допусковой обработки сигнала, первым и вторым выходами которого являются соответственно первый и второй выходы компаратора.