SU1163355A1

SU1163355A1 - Device for generating address code

Info

Publication number: SU1163355A1
Application number: SU833577508A
Authority: SU
Inventors: Борис Иванович Твердов; Николай Павлович Юхневич
Original assignee: Предприятие П/Я В-2790
Priority date: 1983-04-15
Filing date: 1983-04-15
Publication date: 1985-06-23

Abstract

УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ КОДА АДРЕСА, содержащее счетчик адреса , выходы которого вл ютс одной группой адресных входов устройства, два элемента И, элемент ЙЖ и счетчик записи, выходы которого соединены с входами группы первого элемента И, один вход счетчика адреса и первые входы первого и второго элементов И вл ютс тактовым входом устройства, выход второго элемента И соединен с одним входом элемента ИЛИ, выход которого соединен с одним входом счетчика записи, вторые входы первого и второго элементов И и элемента ИЛИ вл ютс соответственно третьим, первым и вторьм управл ющими входами уст ройства, другие входы счетчиков адреса и записи вл ютс установочным входом устройства, отличающеес тем, что, с целью повышени быстродействи устройства, в него введены дополнительный счетчик адреса, выходы которого вл ютс другой группой адресных выходов устройства , и третий элемент И, входы (Л которого соединены с выходами счетчика адреса и первого элемента И, . а выход - с одним входом дополнительного счетчика.адреса, другой вход которого соединен с другим входом счетчика адреса.A DEVICE FOR FORMING AN ADDRESS CODE containing an address counter, the outputs of which are one group of device address inputs, two AND elements, a COL element and a record counter whose outputs are connected to the inputs of the first element group, one input of the address counter and the first inputs of the first and second AND elements are the clock input of the device, the output of the second element AND is connected to one input of the OR element, the output of which is connected to one input of the record counter, the second inputs of the first and second AND elements and the OR element are the third, first and second control inputs of the device, respectively; the other inputs of the address and write counters are the installation input of the device, characterized in that, in order to improve the speed of the device, an additional address counter is added to it, the outputs of which are another group of address outputs device, and the third element And the inputs (L which is connected to the outputs of the address counter and the first element And, and the output with one input additional counter.address, the other input of which is connected to another input address counter house.

Description

Изобретение относится к вычислительной технике и может быть использовано в системах хранения- и передачи информаций, в частности в электронных телеграфных аппаратах. 5The invention relates to computer technology and can be used in storage systems- and transmission of information, in particular in electronic telegraph apparatus. 5

Цель изобретения - повышение быстродействия устройства.The purpose of the invention is to increase the speed of the device.

На чертеже приведена схема устройства.The drawing shows a diagram of the device.

Устройство содержит счетчик 1 ад- 10 реса, первый 2 и второй 3 элементы И, элемент ИЛИ 4, счетчик 5 записи, дополнительный счетчик 6 адреса, третий элемент И 7, тактовый вход 8, первый 9, второй 10 и третий 11 уп- 15 равняющие входы, установочный вход 12, одну 13 и другую 14 группы адресных входов, на которых формируются старшие и младшие разряды кода адреса соответственно. На выходе 20 15 первого элемента И 2 формируется сигнал обращения к запоминающему устройству (ЗУ) по адресу, установленному на выходах 13 и 14. Счетчики 1 и 5 имеют одинаковый коэф- 25 фициент пересчета, равный п.The device contains a counter 1 ad-10 address, the first 2 and second 3 elements AND, element OR 4, counter 5 records, additional counter 6 addresses, the third element And 7, clock input 8, the first 9, second 10 and third 11 up-15 equalizing inputs, installation input 12, one 13 and another 14 groups of address inputs, on which the upper and lower bits of the address code are formed, respectively. At the output 20 15 of the first element And 2, a signal is generated for accessing the storage device (memory) at the address set at outputs 13 and 14. Counters 1 and 5 have the same conversion factor equal to p.

Устройство позволяет формировать три вида последовательностей адресов обращения к ЗУ: номинальную,при которой каждый последующий адрес ₃₀ на единицу больше предыдущего, с опережением и с отставанием.The device allows to form three types of sequences of addresses of access to the memory: nominal, in which each subsequent address ₃₀ is one more than the previous one, ahead of and behind.

Устройство работает следующим образом.The device operates as follows.

Сигналом на установочном входе устройство приводится в исходное ³⁵состояние, т.е. счетчики 1, 5 и 6 обнуляются. На управляющих входах 9-11 в исходном состоянии код 101. Входной сигнал обращения (нулевой уровень) поступает на первый управ-, ляющий вход 9 и запрещает прохождение одного тактового импульса на вход счетчика 5 записи. При этом значение кода в счетчике 5 записи на единицу меньше, чем в счетчике 1 ад реса, й обращение к ЗУ, которое происходит по сигналу на выходе 15, появляющемуся при нулевом состоянии счетчика записи 5, выполняется по первому адресу. При следующем обращении нулевым сигналом на входе 9 запрещается поступление на вход счетчика 5 записи ещё одного тактового сигнала. Значение кода в счетчике 1 адреса при этом на дна больше, чем в счетчике 5 записи,и обращение производится по второму адресу и т.д. После И-1 таких обращений в счетчике 1 адреса устанавливается кодThe signal at the installation input of the device is restored to its initial ³⁵ state, i.e. counters 1, 5 and 6 are reset to zero. At the control inputs 9-11 in the initial state, code 101. The access signal (zero level) is supplied to the first control input 9 and prohibits the passage of one clock pulse to the input of the write counter 5. In this case, the code value in the counter 5 of the record is one less than in the counter 1 address, and the access to the memory, which occurs on the signal at the output 15, which appears when the counter of record 5 is in the zero state, is performed at the first address. The next time a zero signal is applied at input 9, it is forbidden to add another clock signal to the input of counter 5. The value of the code in counter 1 of the address is at the same time lower than in counter 5 of the record, and the call is made to the second address, etc. After I-1 of such calls in the counter 1 address is set code

1 ... 1 , поэтому при очередном обращении вырабатывается сигнал на выходе третьего элемента И 7, устанавливающий в состояние единица” дополнительный счетчик 6 адреса. При этом обращение производится по адресу и , следующее - по адресу П+1 и т.д. Очевидно, что сигналы обращения на входе 9 должны действовать не чаще, , чем один раз за И тактов.1 ... 1, therefore, at the next call, a signal is generated at the output of the third And 7 element, which sets the additional unit 6 to the address in the unit state. In this case, the appeal is made at the address, and the following - at the address P + 1, etc. Obviously, the access signals at input 9 should act no more often than once per AND cycles.

Для формирования последовательности адресов с опережением на первый уп равняющий вход 9 подается нулевой сигнал, запрещающий поступление тактового сигнала на вход счетчика 5. записи, а на третий управляющий входнулевой сигнал, , запрещающий выработку сигнала обращения к ЗУ на выходе 15. При этом следующее обращение выполняется по адресу на два большему, чем предыдущее ·.To generate a sequence of addresses ahead of the first up leveling input 9, a zero signal is supplied, which prohibits the arrival of a clock signal to the input of the write counter 5., and a third control input-signal, which prohibits the generation of a signal for accessing the memory at output 15. In this case, the next call is performed at an address two more than the previous ·.

Для формирования последовательности адресов с отставанием на второй управляющий вход в промежутке между тактовыми сигналами подаются один или несколько импульсов, изменяющих код в счетчике 5 записи, так что опережение кода счетчика 1 адреса по отношению к коду счетчика 5 записи уменьшается соответственно на одну или несколько единиц в пределах П.To form a sequence of addresses with a lag to the second control input in the interval between clock signals, one or several pulses are applied that change the code in the counter 5 of the record, so that the advance of the code of the counter 1 of the address with respect to the code of the counter 5 of the record is reduced by one or several units within P.

Claims

DEVICE FOR FORMING THE ADDRESS CODE, containing an address counter, the outputs of which are one group of device address inputs, two AND elements, an OR element, and a write counter whose outputs are connected to the group inputs of the first AND element, one input of the address counter and the first inputs of the first and second elements And are the clock input of the device, 'the output of the second AND element is connected to one input of the OR element, the output of which is connected to one input of the recording counter, the second inputs of the first and second elements AND and the OR element are respectively The third, first, first, and second control inputs of the device, other inputs of address and record counters are the installation input of the device, characterized in that, in order to increase the speed of the device, an additional counter is introduced into it. addresses, the outputs of which are another group of address outputs of the device, and the third element And, the inputs of which are connected to the outputs of the address counter and the first element And,. and the output is with one input of an additional counter, address, the other input of which is connected to another input of the address counter.