SU1161948A1 - Interface for linking computer with communication channel and peripheral unit - Google Patents
Interface for linking computer with communication channel and peripheral unit Download PDFInfo
- Publication number
- SU1161948A1 SU1161948A1 SU833667227A SU3667227A SU1161948A1 SU 1161948 A1 SU1161948 A1 SU 1161948A1 SU 833667227 A SU833667227 A SU 833667227A SU 3667227 A SU3667227 A SU 3667227A SU 1161948 A1 SU1161948 A1 SU 1161948A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- information
- communication
- trigger
- Prior art date
Links
Landscapes
- Communication Control (AREA)
Abstract
УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭЛЕКТРОННО-ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С КАНАЛОМ СВЯЗИ С ПЕРИФЕРИЙНЫМ УСТРОЙСТВОМ , содержащее первый регистр св зи, первьй триггер, узел формировани сигнала прерывани , причем группа информационных входов первого регистра св зи соединена с информационной шиной канала св зи, управл ющий вход первого регистра св зи соединен с шиной служебных сигналов канала св зи, о т л и ч а- ю щ е е с тем, что, с целью повьшени быстродействи обработки данных в него введены два селектора признака, два триггера, узел свертки, коммутатор, дешифратор, второй регистр св зи, два элемента задержки, генератор одиночньпс импульсов , два элемента И, блок передатчиков , причем rpiynna информационных входов второго регистра св зи соединена с выходной информационной шиной электронно-вычислительной машины, управл ющий вход второго регистра св зи соединен с пшной служебных сигналов электронно-вычислительной машины, группа выходов блока передатчиков соединена с входной информационной шиной вычислительной машины, группа выходов дешифратора соединена с информационной шиной периферийного устройства, при этом вход сброса устройства соединен с входами сброса первого и второго регистров св зи, с первыми нулев.ыми , входами первого и второго триггеров, выход первого регистра св зи соединен с информа ционным входом первого селектора признака, с информационным входом блока передатчиков, с первым информационным входом коммутатора и с входом узла свертки, выход которого соединен с управл ющим входом первогб селектора признака, выход которого соединен с входом узла формировани сигнала прерывани , с разре (Л шающим входом блока передатчиков и с единичным входом первого триггера , выход которого соединен с первым входом первого элемента И, выход которого соединен с входом пер- вого элемента задержки, с единичным входом третьего триггера и с перО ) вым запускающим входом генератора одиночных импульсов, выход которого соединен с синхровходом дешифратора, QO 4ib с вторым входом первого элемента И и с первым входом второго элемента И, 00 выход которого соединен с вторым запускающим входом генератора одиночных импульсов, с нулевым входом третьего триггера и с входом второго элемента задержки, выход которого соединен с вторым входом второго триггера, выход которого соединен с вторым входом второго элемента И, выход второго регистра св зи соединен с информационным входом второго селектора признака и с в торым информационным входом коммутатора, выDEVICE FOR COUPLING electronic computer channels of communication with the peripheral device, comprising first register communication, the first trigger, an interrupt signal unit and the group of information inputs of the first register bond connected to data bus communication channel, the control input of the first communication register It is connected to the bus signal line of the communication channel, which is so that, in order to improve the processing speed of the data, two feature selectors, two triggers, a convolution node, are introduced into it, a switch, a decoder, a second communications register, two delay elements, a single pulse generator, two I elements, a transmitter unit, the rpiynna information inputs of the second communication register connected to the output information bus of the electronic computer, the control input of the second communication register from the pshnoy service signals of the electronic computer, the group of outputs of the transmitter unit is connected to the input information bus of the computer, the group of outputs of the decoder is connected to the information bus peripheral device, while the reset input of the device is connected to the reset inputs of the first and second communication registers, with the first zero., the inputs of the first and second triggers, the output of the first communication register is connected to the information input of the first selector of the sign, with the information input the transmitter unit, with the first information input of the switch and with the input of the convolution node, the output of which is connected to the control input of the first sign selector, the output of which is connected to the input of the interrupt signal generating node, with a resolution (L of the transmitter unit) and with a single input of the first trigger, the output of which is connected to the first input of the first element I, the output of which is connected to the input of the first delay element, with a single input of the third trigger and single input generator pulses, the output of which is connected to the synchronizer input of the decoder, QO 4ib with the second input of the first element I and with the first input of the second element I, 00 whose output is connected to the second triggering input of the generator of single pulses, with zero input m third flip-flop and to the input of the second delay element whose output is connected to a second input of the second flip-flop, whose output is connected to a second input of the second AND gate, the second communication register output connected to a data input of the second feature selector and with a torym data input switch you
Description
ход которого соединен с информационным входом дешифратора, выход первого элемента задержки соединен с вторым нулевым входом первого триг- the course of which is connected to the information input of the decoder, the output of the first delay element is connected to the second zero input of the first trig
гера, выход третьего триггера соединен с управл ющим входом коммутатора, выход второго селектора признака соединен с единичным в ходом второго триггера.Gera, the output of the third trigger is connected to the control input of the switch, the output of the second attribute selector is connected to the unit one in the course of the second trigger.
Изобретение относитс к вычислительной технике и может быть использовано в- системах управлени объектами , содержащих управл ющую ЭВМ.The invention relates to computing and can be used in object control systems containing a control computer.
Известно периферийное устройство преобразовани кодов, поступающих по каналу св зи, содержащее блок ввода , счетчики, ключи, генератор, .триггеры, дешифратор, элементы И и элементы ИЛИ 1 J.A peripheral device for converting codes over a communication channel is known, which contains an input block, counters, keys, generator, triggers, descrambler, AND elements and OR elements 1 J.
Недостатком этого устройства , вл етс отсутствие двухсторонних/ св зей с ЭВМ, что ограничивает его функциональные возможности и быстродействие .A disadvantage of this device is the absence of two-way / computer communications, which limits its functionality and speed.
Наиболее близким к предлагаемому вл етс устройство сопр жени , содержащее регистр св зи, буферный блок, регистр управл ющего слова, блок шифрации режима, блок формировани сигнала прерьшани L2 JThe closest to the present invention is a interface device containing a communications register, a buffer block, a control word register, a mode encryption unit, a L2 J interrupt signal generating unit
Недостатком этого устройства вл етс ограниченное быстродействие, поскольку весь поток данных проходит обработку только через ЭВМ., A disadvantage of this device is its limited speed, since the entire data stream is processed only through a computer.,
Цель изобретени - повышение быст родействи обработки данных..The purpose of the invention is to increase the speed of data processing ..
Поставленна цель достигаетс тем что в устройство дл сопр жени электронно-вычислительной машины с каналом св зи и периферийным устройством , содержащее первый регистр св зи , первьй триггер, узел формировани сигнала прерывани , причем группа информационных входов первого регистра св зи соединена с информационной шиной канала св зи, управл ющей вход первого регистра св зи соединен с шиной служебных сигналов канала св зи, введены два селектора признака, два триггера, узел свертки коммутатор, дешифратор, второй регистр св зи, два элемента задержки, генератор одиночных импульсов, . два элемента И, блок передатчиков, причем группа информационных входов второго регистра св зи соединена с выходной информационной шиной электронно-вычислительной машины, управл ющий вход второго регистра .св зи соединен с шиной служебных сигналов электронно-вычислительной машины, группа выходов блока передачиков соединена с входной информационной шиной электронно-вычислительной машины, группа выходов дешитатора соединена с информационной шиной периферийного устройства, при этом вход сброса устройства соединен с входами сброса первого и второго регистров св зи, с первыми нулевыми входами первого и второго триггеров, выход первого регистра св зи соединен с информационным входом первого селектора признака, с информационным входом блока передатчиков, с первым информационным входом коммутатора и с входом узла свертки, выход которого соединен с управл ющим входом первого селектора признака, выход которого соединен с входом узла формировани сигнала прерьгоани , с разрешающим входом блока передатчиков и с единичным входом первого триггера , выход которого соединен с первым входом первого элемента И, выход которого соединен с входом первого элемента задержки, с единичным входом третьего триггера и с первым запускающим входом генератора одиночных импульсов, выход которого соединен с синхровходом дешифратора , с вторым входом первого элемента И и с первым входом второго элемента И, выход которого соединен с вторым запускающим входом генератора одиночных импульсов, с нулевым входом третьего триггера и с входом второго элемента задержки, выход которого соединен с вторым нулевым входом второго триггераj выход которого соединен с вторым входом второго элемента И, выход второго регистра св зи соединен с информационным входом второго селектора признака и с вторым информационным входом коммутатора, выход которого соединен с информационным входом дешифратора, выход первого элемента задержки соединен с вторым нулевым входом первого триггера, выход третьего триггера соединен с управл ющим входом коммутатора , выход второго селектора признака соединен с единичным входом второго триггера. На чертеже приведена схема предлагаемого устройства, Устройство содержит блок 1 соглайовани с каналом св зи, первый регистр 2 св зи, первый селектор 3 признака, первый триггер 4, первый элемент И 5, узел 6 свертки, узел формировани сигнала прерывани ,, генератор 8 сигнала сброса, первый элемент 9 задержки, выходной блок согласовани с ЭВМ, генератор 11 импульсов, третий триггер 12, комм татор 13, дешифратор 14, блок 15 согласовани с ПУ, входной блок 16 согласовани с ЭВМ, второй регистр св зи, второй селектор, 18 признака , второй триггер 19, второй элемент И 20, второй элемент 21 задер Устройство работает следующим образом. Через блок 1 из линии св зи вво д тс двоично-кодированные данные, раздел ющиес на виды: D 1 - данн подлежащие дешифрации в устройстве сопр жени ; D 2 - данные, подлежа пересылке, например, в ЭВМ-, FL 1 признаки , раздел ющие данные 1 и 2 и регламентирующие начало и конец ввода, Через блок 16 из ЭВМ ввод тс двоично-кодированные данные, разде л ющиес на виды: D 3 - данные, под лежащие дешифрации в устройстве со р жени 5 FL 2 - признак абонента, если данные 3 поступают по линии коллективного пользовани , а также данные, регламентирующие начало . и конец ввода. Сигнал с генератора 8 устанавли вает в исходное состо ние первьш и второй регистры 2 и 1 св зи, первый и второй триггеры 4 и 19j напри мер, при включении электропитани устройства. Данные D1 или D3, введ ные через блоки 1 или 16 в регистры 2 или 17 св зи, проход т через коммутатор 13 и дешифруютс дешифратором 14, стробируемым сигналом генератора 11 импульсов, и в сигналов позиционного кода, равных по длительности строба, через блок 15 вьиаютс периферийным устройством. Коммутатор 13 передает данные D1 или D3 в зависимости от сигнала, поступающего с триггера 12 при подаче на управл ющий вход коммутатора 13 логической единицы передаютс данные D1, а при подаче логического нул данные D3, В отсутствии импульса сигнал с генератора 11 импульсов вл етс разрешающим дл элементов И 5 и 20 и запрещающим дл дешифратора 14. Пусть первым во времени после установки исходного состо ни в регистр св зи были введены данные D1 и признак FL 1, которые контролируютс элементом 6 свертки по прин тому критерию (mod 2, mod-3 и т,д,). При положительном результате контрол селектор 3 признака выдает сигнал на запуск триггера 4, сигнал с выхода которого, пройд через элемент И 5, устанавливает (или подтверждает) в логическую единицу триггер 12 и с задержкой на элементе 9 задержки, достаточной дл срабатывани триггера 12, сбрасывает триггер 4, прекраща тем самым сигнал с выхода элемента И 5, и осуществл ет запуск генератора 11 импульсов , регламентирующего по длительности сигнал позиционного кода с выхода дешифратора 14 и блокирующего прохождение сигналов через элементы И 5 и 20, Если после дешифрации данных D 1, поступивших на регистр 2 св зи, ввод тс через блок 16 данные D3 и FL 2, это приводит к срабатыванию триггера 19, однако дешифраци данных D3 откладываетс до окончани импульса, поскольку сигнал с выхода элемента И 20 по вл етс и перебрасывает триггер 12 только по окончании импульса , В этой ситуации сигнал с элемента И 20, задержанный на элементе 21 задержки, сбрасывает триггер 19, а затем осуществл ет повторный запуск генератора 11 импульсов , Таким образом, ввод данных D 1 или D 3 в один из регистров 2 или 17 св зи обеспечивает их дещифраJ 1The goal is achieved by the fact that the device for interfacing an electronic computer with a communication channel and a peripheral device containing the first communication register, the first trigger, the interrupt signal generating unit, the group of information inputs of the first communication register is connected to the information bus of the communication channel control input of the first communications register is connected to the signaling bus overhead of the communication channel, two feature selectors, two triggers, a switch node, a decoder, a second communications register, two lementa delay, single-pulse generator. two elements And, a transmitter unit, the group of information inputs of the second register of communication is connected to the output information bus of the electronic computer, the control input of the second register is connected to the service signal bus of the electronic computer, the group of outputs of the transfer unit is connected to the input the information bus of the electronic computer, the group of outputs of the deshitator is connected to the information bus of the peripheral device, and the reset input of the device is connected to the reset inputs the first and second communications registers, with the first zero inputs of the first and second triggers, the output of the first communications register is connected to the information input of the first feature selector, to the information input of the transmitter unit, to the first information input of the switch and to the input of the convolution node whose output is connected to the control input of the first selector of the feature, the output of which is connected to the input of the pre-shan signal generation unit, with the enable input of the transmitter unit and with the single input of the first trigger, whose output dinene with the first input of the first element And, the output of which is connected to the input of the first delay element, with a single input of the third trigger and with the first starting input of a single pulse generator, the output of which is connected to the synchronous input of the decoder, with the second input of the first element And, and with the first input of the second element And, the output of which is connected to the second trigger input of the generator of single pulses, with the zero input of the third trigger and the input of the second delay element, the output of which is connected to the second zero input of the second about the triggerj, the output of which is connected to the second input of the second element I, the output of the second communication register is connected to the information input of the second selector of the characteristic and to the second information input of the switch, the output of which is connected to the information input of the decoder, the output of the first delay element is connected to the second zero input of the first trigger , the output of the third flip-flop is connected to the control input of the switch, the output of the second attribute selector is connected to the single input of the second flip-flop. The drawing shows the scheme of the device, the device contains a communication channel matching unit 1, the first communication register 2, the first feature selector 3, the first trigger 4, the first element 5, the convolution node 6, the interrupt generation unit, the signal generator 8 reset, the first delay element 9, the output unit matching the computer, the pulse generator 11, the third trigger 12, the switch 13, the decoder 14, the unit 15 matching with the PU, the input unit 16 matching the computer, the second connection register, the second selector, 18 sign, second trigger 19, second element t and 20, second member 21 DELAY apparatus operates as follows. Through block 1 of the communication line, the binary-coded data divided into types is entered: D 1 - the data to be decoded in the interface; D 2 - data to be sent, for example, to computer-, FL 1 signs, separating data 1 and 2 and regulating the beginning and end of the input. Through block 16, binary-coded data are entered from the computer, divided into types: D 3 - the data under the decryption in the device of the FL 5 FL 2 is a sign of the subscriber, if the data 3 is received through the shared use line, as well as the data regulating the beginning. and end of input. The signal from generator 8 reset the first and second registers 2 and 1 of the communication, the first and second triggers 4 and 19j, for example, when the device is powered up. Data D1 or D3, entered through blocks 1 or 16 into registers 2 or 17 of communication, passes through switch 13 and is decrypted by decoder 14, gated by a signal from the pulse generator 11, and into position code signals equal in duration to the gate, through block 15 Peripheral device. The switch 13 transmits data D1 or D3, depending on the signal coming from trigger 12 when the logical unit is fed to the control input of the switch 13, data D1 is transmitted, and when logic 0 is fed, data D3, In the absence of a pulse, the signal from the pulse generator 11 is elements 5 and 20 and forbidding the decoder 14. Let the data D1 and the sign FL 1, which are controlled by the convolution element 6 by the accepted criterion (mod 2, mod-3 and t, d,). In case of a positive control result, the feature selector 3 issues a trigger trigger signal 4, the signal from the output of which, having passed through the AND element 5, sets (or confirms) the trigger unit 12 to the logical unit and, with a delay on the delay element 9 sufficient to trigger the trigger 12, resets trigger 4, thereby terminating the signal from the output of the element 5, and initiating the generator of 11 pulses, regulating the duration of the position code signal from the output of the decoder 14 and blocking the passage of signals through the elements of 5 and 20, If after decrypting the data D 1 received on the communication register 2, data D3 and FL 2 are entered through block 16, this triggers trigger 19, however, decryption of data D3 is postponed until the end of the pulse, because 20 appears and re-flips trigger 12 only at the end of the pulse. In this situation, the signal from AND 20, delayed by delay element 21, resets trigger 19, and then restarts the pulse generator 11, Thus, data entry D 1 or D 3 into one of registers 2 or 17 links about Provides them with a mischief 1
цию, в то врем как данные, нведенные вслед за ними в другой регистр св зи, дожидаютс окончани дешифрации данных, введенных в первый по очереди регистр св зи.In the meantime, the data entered after them in another communications register waits until the decryption of data entered into the first communications register in turn is completed.
В случае, если через блок 1 в регистр 2 св зи ввод тс данные D 2 с соответствующим признаком FL 1, сигнал с выхода селектора 3 поступает на входы с инверсией узла 7 формировани сигнала прерывани и блока 10, чем обеспечиваетс вывод данных D 2 в ЭВМ.If, through block 1, data D 2 is entered into communication register 2 with the corresponding FL 1, the signal from the output of selector 3 enters the inputs with inversion of the interrupt signal generating unit 7 and block 10, which ensures the output of data D 2 to the computer .
Введение в устройство второго регистра св зи, дешифрато л, коммутатора в сочетании со .средствамиIntroduction to the device of the second register of communication, deciphering of l, switch in combination with means
619А8 6619A8 6
автоматики коммутации потоков данных повьпиает по сравнению с прототипом быстродействие обработки данных не менее чем в 1,5 раза и выводAs compared to the prototype, the automatic switching of data streams will perform data processing speed no less than 1.5 times and output
5 их в законченном виде периферийным устройствам, расшир ет функциональные возможности устройства, поскольку обеспечиваетс обработка трех потоков данных, по Двум из которых5, in their final form, peripheral devices, expands the functionality of the device, since it provides processing of three data streams, two of which are
10 аппаратным способом устран ютс сост зани по приоритету обработки, а в случае использовани устройства в системе с управл ющей ЭВМ обеспечиваетс снижение требований к посt5 |Ледней в напр женных участках временной диаграммы ее работы и увеличиваетс живучесть системы.10, the condition of processing is eliminated by hardware, and if the device is used in a system with a control computer, it reduces the requirements for post5 | Ledney in tense sections of the time diagram of its operation and increases the survivability of the system.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833667227A SU1161948A1 (en) | 1983-12-05 | 1983-12-05 | Interface for linking computer with communication channel and peripheral unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833667227A SU1161948A1 (en) | 1983-12-05 | 1983-12-05 | Interface for linking computer with communication channel and peripheral unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1161948A1 true SU1161948A1 (en) | 1985-06-15 |
Family
ID=21090854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU833667227A SU1161948A1 (en) | 1983-12-05 | 1983-12-05 | Interface for linking computer with communication channel and peripheral unit |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1161948A1 (en) |
-
1983
- 1983-12-05 SU SU833667227A patent/SU1161948A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Авторское свидетельство СССР № 966894, кл. Н 03 К 13/24, 1979. 2. Авторское свидетельство СССР № 758123, кл. С 06 F 3/04, 1978 .(проГотип) . * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE31852E (en) | Data transmission system | |
| CA1146672A (en) | Zero disparity coding/decoding system | |
| US3588707A (en) | Variable delay circuit | |
| GB1247657A (en) | A fault locating system | |
| US3051940A (en) | Variable length code group circuits | |
| US4057834A (en) | Signal compression system for binary digital signals | |
| SU1161948A1 (en) | Interface for linking computer with communication channel and peripheral unit | |
| NL6412504A (en) | ||
| GB1247586A (en) | Time division communications system | |
| KR20010015027A (en) | Transmission system, receiver, transmitter and interface device for interfacing a parallel system with a transceiver of the data-strobe type | |
| GB996433A (en) | Data transmission systems | |
| US5303261A (en) | High-throughput pipelined communication channel for interruptible data transmission | |
| US3516073A (en) | Data and control character discrimination scheme for digital computer system | |
| KR930018889A (en) | Method and apparatus for synchronizing transmitter and receiver for high speed data communication | |
| US3013111A (en) | Telecommunication link | |
| US3633168A (en) | Line control adapter for a synchronous digital-formatted message-communications system | |
| GB1115894A (en) | Digital transmission system | |
| RU2029352C1 (en) | Data input/output device | |
| SU1116423A1 (en) | Multichannel interface for linking data sources with computer | |
| US3627945A (en) | Transmission of asynchronous telegraphic signals | |
| SU1314361A1 (en) | Device for transmission and reception in circular communication channel | |
| SU918944A1 (en) | Device for interfacing computer with communication lines | |
| SU966682A1 (en) | Information input device | |
| JPH0294841A (en) | Data transmission system for scramble processing code | |
| RU2364923C1 (en) | Device for interface of source and information receiver |