:л: l
соwith
0000
Изобретение относитс к автоматике и sSf числительной технике и может быть использо вано при построении функциональных преобр эователей, а также в специализированных вы числительных устройствах дл умножени час тоты скедован импульсных сигналов на параллельный двоичный код. Цель изобретени - расширение функциональный возможностей двоичного умножител путем формировани на его выходе сигналов , амплитудные значени которых завис т от величин напр жени , передающего еди ничные значени разр дов цифрового сомножител . На чертеже приведена функциональна схе ма двоичного умножител . Двоичный умножитель содержит вход 1, , двоичный счетчик 2, элемент 3 задержки, элемент И 4, h-канальный мультиплексор 5, выполненный в виде, например, дешифратора 6л аналоговых ключей 7, служебный вход 8, цифровой вход 9, выход 10. Вход 1 соединен со счетным входом двоичного счетчика 2 и через злемент 3 задерж ки с первым входом элемента И 4. Второй вхйд элемента И 4 соединен с выходом И-канального мультиплексора 5, который может быть выполнен в виде цифрового или аналого-цифрового мультиплексора. На чертеже в качестве примера показан вариант технической реализации аналого-цифрового 8-канального мультиплексора типа 564КП2, вьпюлненного в виде дешифратора 6 и аналоговых ключей 7. Входы ; ешифратора 6 подключены к выходам разр дов двоичного счетчика 2, а выходы - к входам .управление ключами 7, информационный вхоWi которых соединены между собой описанньхм ниже образом .и вл ютс служебным и цифровым входами 8, 9, а выходы соединены между собой и образуют выход мультиплексора 5. В общем случае адресные входы мультиплексора 5 соединены с выходами разр дов двоичного счетчика 2, первый вход 8 мульV пншексора 5 вл етс служебным входом, например дл наращивани разр дности двоич ного умножител , а остальные { и -1) входов 9 соединены между собой по Ж входов и образуют группы с номерами, число которых не превыщает odz и равно возможному числу разр дов цифрового входа умножител , где п-2,4,8, ..., число информационных вкодов мультиплексора 5, а К - разр дность умножител . При этом число т соединенных между собой входов 9, вход щих в j -ю, группу, принимает значени от 1 до h /2 , а номер А;щ канала мультиплексора, вход щего в| -ю группу, находитс из выражени (, При необходимости наращивани разр дности двоичного умножител , когда по техническим причинам невозможно получить простую реализацию h -канального мультиплексора 5 с большим. числом каналов, к первому входу 8 мультиплексора 5 может быть подключен выход аналогичного мультиплексора 5, адресные BXOJU I которого подключаютс к дополнительной группе незадействованных выходов разр дов двоичного счетчика 2, а информационные соединенны - между собой по предложенной схеме и образуют группу младших разр дов кода управлени двоичным ут шожйтелем. работа предлагаемого двоичного умножител основала на пртнхшпах мультиплексировани состо ний, где с«(, - коэффшдае 1ты, принимающие значени О или 1 в зависимости от логического состо ни соответствующего ii-ro разр да цифрового входа двоичного умножител (i 1, 2 ... К) К-разр дного кода управлени в гюследовательности , задаваемой двоичным счетчиком 2. В исходном состо нии на входах 9 мультиплрксора 5 присутствует параллельный код управлени , который может задаватьс нар де с обычным цифровым двоичным кодированием в виде логических О и 1 еще и в виде сигналов U|, , величины KOTOpwx, например, могут быть пропорциональными весовым коэффициентам при соответствую- щих разр дах кода управлени и представлены в вИде посто нных напр жений или напр жений типа .Ц te-iti . При поступлении на счетный вход двоичного счетчика 2 входного импульсного потока с частотой следовани импульсов f измен етс состо ние счетчика 2 и, следовательно , адреса коммутируемого канала мультиплексора 5. При этом на выходе мультиплексора 5 по вл ютс уровни напр жений еда- . ничных и нулевь1х состо ний разр дов кода управлени умножителем. Задержанные элементом 3 задержки импульсы входной час: тоты f(, , совпадающие во времени с высокими уровн ми напр жений U, поступающими на второй вход элемента И 4 с выхода мультиплексора 5, разрешают им прохождение на выход 10 умножител . В результате , на выходе 10 при цифровом способе задани кода управлени будет присутствовать импульсный поток, средн частота которого пропорциональна коду управлени : 2. еы в В случае задани кода управлени двоичным умножителем в виде посто нных напр жений U( , амплитудные значенн которых могут быть пропорциональны, например, весовым коэффициентам при соответствующие разр дах, на выходе 10 умножител формируетс амплитудно-модулированный число-импульсный поток, а в случае задани кода управлени в виде, например, гармонических сигналов UfSinoijt с разнесенными частотами, на выходе формируетс частотно-модулированный число-импульсный поток.The invention relates to automation and sSf numbering technology and can be used in the construction of functional converters, as well as in specialized computing devices for multiplying the frequency of pulsed signals by a parallel binary code. The purpose of the invention is to expand the functional capabilities of a binary multiplier by forming signals at its output, the amplitude values of which depend on the voltage values transmitting the unit values of the digits of the digital factor. The drawing shows the functional scheme of the binary multiplier. Binary multiplier contains input 1, binary counter 2, delay element 3, element 4, h-channel multiplexer 5, made in the form of, for example, 6l decoder analog keys 7, service input 8, digital input 9, output 10. Input 1 connected to the counting input of the binary counter 2 and through delay 3 to the first input of the element 4. The second input of the element 4 is connected to the output of the I-channel multiplexer 5, which can be made as a digital or analog-digital multiplexer. The drawing shows, as an example, a variant of the technical implementation of an analog-digital 8-channel multiplexer of the type 564KP2, inserted as a decoder 6 and analog switches 7. Inputs; The decoder 6 is connected to the outputs of the bits of the binary counter 2, and the outputs are connected to the inputs. The control of the keys 7, the information input Wi of which are interconnected as follows, are the service and digital inputs 8, 9, and the outputs are interconnected and form the output multiplexer 5. In general, the address inputs of multiplexer 5 are connected to the bits of binary counter 2, the first input 8 of multiplexer 5 is the service input, for example, to increase the binary multiplier, and the remaining {and -1) inputs 9 are connected The groups with numbers, the number of which does not exceed odz and is equal to the possible number of digits of the digital input of the multiplier, where n is 2,4,8, ..., are the number of information codes of the multiplexer 5, and K is the number of Dnost multiplier. In this case, the number m of interconnected inputs 9, included in the j -th group, takes values from 1 to h / 2, and the number A; n of the channel of the multiplexer included in | -th group is from the expression (, If you need to increase the binary multiplier frequency, when for technical reasons it is impossible to obtain a simple implementation of the h-channel multiplexer 5 with a large number of channels, the output of the similar multiplexer 5 can be connected to the first input 8, the address BXOJU I of which are connected to an additional group of unused outputs of the bits of binary counter 2, and the information ones are connected to each other according to the proposed scheme and form a group of lower-order bits Yes, control of a binary attenuator. The work of the proposed binary multiplier is based on the multiplexing of the states where with () is the coefficients of 1t, taking O or 1 values depending on the logical state of the corresponding ii-ro digit of the binary input of the binary multiplier (i 1 , 2 ... K) K-bit control code in the sequence specified by binary counter 2. In the initial state at the inputs 9 of multiplex 5 there is a parallel control code that can be set along with the usual digital binary code. In the form of logic O and 1, also in the form of signals U |,, the KOTOpwx values, for example, can be proportional to the weighting factors at the corresponding bits of the control code and are represented in the form of constant voltages or voltages of the type. iti. When a binary counter 2 of the input pulse flow arrives at the counting input with a pulse frequency f, the state of counter 2 and, therefore, the addresses of the switched channel of multiplexer 5 changes. At the same time, food voltage levels appear at the output of multiplexer 5. and zero states of the multiplier control code bits. The input hour delayed by the delay element 3: tots f (, coinciding in time with high voltage levels U arriving at the second input of the AND 4 element from the output of multiplexer 5, allow them to pass through multiplier output 10. As a result, at output 10 in the case of a digital control code setting method, there will be a pulsed flow, the average frequency of which is proportional to the control code: 2. In the case of setting the control code of a binary multiplier in the form of constant voltages U (, the amplitude values of which can be for example, weighting coefficients at corresponding bits, an amplitude-modulated number-pulse flow is formed at the output of 10 multiplier, and in the case of setting a control code in the form of, for example, UfSinoijt harmonic signals with spaced frequencies, the output-frequency-modulated number pulsed flow.
,А,BUT