SU1157566A1

SU1157566A1 - Device for magnetic recording of digital information signals

Info

Publication number: SU1157566A1
Application number: SU833678209A
Authority: SU
Inventors: Виктор Серафимович Соловьев; Игорь Васильевич Чуманов; Галина Георгиевна Клюкина; Сергей Тадеушевич Закржевский
Original assignee: Предприятие П/Я А-7162
Priority date: 1983-12-26
Filing date: 1983-12-26
Publication date: 1985-05-23

Abstract

УСТРОЙСТВО МАГНИТНОЙ ЗАПИСИ СИГНАЛОВ ЦИФРОВОЙ ИНФОРМАЩШ, содержащее входные шины информационных сигналов в параллельном коде, входную шину синхроимпульсов, буферный блок записи, регистр пам ти, блок контрол , преобразователь сигналов параллельного кода в последовательный , соединенный информационным выходом и входом управлени последовательного вывода информа цш соответственнр с информационные и тактовые входами блока магнитной записи, и генератор сигналов опорной частоты, отличающеес тем, что, с целью повышени достоверности записи цифровой информации, буферный блок записи содержит блоки оперативной пам ти, а в устройство введены элемент ИЛИ, переключатель адресов, дешифратор первого адреса, переключатель блоков оперативной пам ти, первый и второй дешифраторы номеров блоков оперативной пам ти, блок ключей, блок сравнени , перрый и второй элементы И, счетчик ошибок, формирователь импульсов переключени блоков оперативной пам ти и формирователь управл ющих последовательностей импульсов, первым входом соединенный с входной шиной синхроимпульсов , вторым входом - с первым входом формировател импульсов переключени блоков оперативной пам ти и с выходом генератора сигналов опорной частоты, а первым выходом - с входами управлени записью-считьгоанием блоков оперативной пам ти, вторым и . третьим выходами соответственно с входами управлени последовательным выводом и параллельные вводом сигналов информации преобразовател параллельного кода в последовательный , четвертьм выходом соединенный с входом стробировани блока контрол , п тым выходом - с первьм входом первого элемента И, с сигнальным входом переключател адресов и с вторьм входом формировател импульсов переключени блоков оперативной пам ти, а шестым выходом - с вхосл дом стробировани первого дешифратора номеров блоков оперативной сл Од пам ти, выходы которого подключены к входам сигнала разрешени соотОд ветствующих блоков оперативной пам ти , при этом входные шины информационных сигналов в параллельном коде соединены с первой группой информационных входов блока контрол и с информационными входами блоков оперативной пам ти, выходы которых через элемент ИЛИ соединены с информационными входами преобразовател сигналов параллельного кода в последовательный, а также с второй группой информационных входовA DIGITAL INFORMATION SIGNAL MAGNETIC RECORDING DEVICE containing information signal buses in a parallel code, a sync pulse input bus, a write buffer block, a memory register, a control unit, a parallel code to a serial converter, an information output connected to the serial output control input, and a parallel code converter; information and clock inputs of a magnetic recording unit, and a reference frequency signal generator, characterized in that, in order to increase reliably recording digital information, the buffer recording block contains RAM blocks, and an OR element, an address switch, a first address decoder, a RAM memory switch, first and second RAM block number decoders, a key block, a comparison block are entered into the device, the first and second elements And, the error counter, the driver of switching pulses of the RAM, and the driver of control sequences of pulses, the first input connected to the input bus clock sync pulses , the second input - with the first input of the pulse driver of the switching of the RAM blocks and with the output of the reference frequency signal generator, and the first output - with the control inputs of the write-matching of the RAM blocks, the second and. third outputs, respectively, with control inputs of serial output and parallel input of information signals of a parallel code to serial converter, a fourth output connected to the gating input of the control unit, the fifth output - to the first input of the first element I, to the signal input of the address switch and to the second input of the pulse generator switching memory blocks, and the sixth output — by strobe-ing the first decoder for the numbers of the memory operating memory; you Which odes are connected to the inputs of the resolution signal of the corresponding RAM blocks, while the input buses of information signals in parallel code are connected to the first group of information inputs of the control unit and to the information inputs of the RAM blocks whose outputs through the OR element are connected to the information inputs of the converter signals of parallel code in serial, as well as with the second group of information inputs

Description

блока контрол , выход которого соединен через счетчик ошибок с вторьм входом первого элемента И, выходом св занного с управл ющим входом блока ключей и с входом установки в первое состо ние переключател адресов, выходы которого соответственно соединены с адресными входами блоков оперативной пам ти и с входами дешифратора первого адреса , выходом соединенного с перви4 зкодаи второго элемента И, к вы- ходу которого подключены вход установки в О счетчика ошибок и вход переключател блоков оперативнойthe control unit whose output is connected via an error counter to the second input of the first element I, the output associated with the control input of the key block and the installation input to the first state of the address switch, the outputs of which are respectively connected to the address inputs of the RAM and the decoder of the first address, the output of the second element I connected to the initial code, the output of which is connected to the installation of the error counter O and the input of the switch of the operational unit

пам ти, выходами подключенного к первому и к второму дешифраторам номеров блоков оперативной пам ти, причем выходы второго дешифратора соединены с первой группой входов блока сравнени и через блок ключей с входами регистра пам ти, выходами св занного с второй группой входов блока сравнени , выход которого подключен к третьему входу формировател импульсов переключени блоков оперативной , пам ти, выходом соединенного с i вторым входом второго элемента И.memory connected to the first and second decoders of memory block numbers, the outputs of the second decoder are connected to the first group of inputs of the comparison unit and through the key block to the memory register inputs connected to the second group of inputs of the comparison unit whose output connected to the third input of the pulse generator switching the blocks of the operational memory, the output connected to the second input of the second element I.

1one

Изобретение относитс к приборостроению , а именно к технике магнитной записи, и может быть использовано в автоматизированных системах магнитной регистрации информации телеметрии с целью сокращени объема записываемых цифровых данных путем осуществлени выборочной записи отдельных, представл ющих дл эксперимента интерес, фрагментов непрерывно поступающей информации с обеспечением при этом записи определенного количеств данных, предшествующих началу записываемого фрагмента.The invention relates to instrumentation, in particular to a magnetic recording technique, and can be used in automated systems for magnetic recording of telemetry information in order to reduce the amount of recorded digital data by selectively recording individual pieces of interest for the experiment while ensuring recording a certain amount of data prior to the beginning of the recorded fragment.

Известно устройство дл магнитной записи сигналов цифровой информации , содержащее буферный блок записи-воспроизведени , регистр пам т преобразователь параллельного ода последовательный, соединенный информационным выходом и входом управлени последовательным выводом инфомации соответственно с информационные и тактовьм входами основного блока магнитной записи, и генератор сигнала опорной частоты 1.A device for magnetic recording of digital information signals is known, which contains a buffer recording-reproducing unit, a memory register of a parallel transducer serial, connected by an information output and an input controlling the serial output of information, respectively, with information and clock inputs of the main magnetic recording unit, and a generator of the reference frequency signal 1 .

Недостатки этого устройства заключаютс в его относительно больши габаритах, массе и потребл емой им электроэнергии, а также в низкой надежности работы его и в не очень высокой достоверности записи с его помощью цифровой информации, такThe disadvantages of this device are in its relatively large dimensions, mass and the electricity consumed by it, as well as in the low reliability of its operation and in the not very high reliability of recording with its help of digital information, as well

как в качестве буферного блока записи-воспроизведени применен .аппарат магнитной записи с кольцевьм лентопрот жньм механизмом.How a magnetic recording device with a ring tape drive is used as a buffer recording-playback unit.

Достоверность передачи цифровой информации таким буферные блоком записи-воспроизведени значительно снижаетс из-за вьтадений сигнала воспроизведени с магнитной ленты, рабочий отрезок которой многократно реверсируетс , т.е. подвергаетс сильному износу в кольцевом лентопрот жном механизме в течение длительного времени. Креме того, буферный блок записи-воспроизведени , выполненный на основе аппарата магнитной записи, вносит значительные временные искажени в передаваемый им цифровой сигнал, что также ухудшает достоверность последующей выборочной перезаписи информации на основной блок магнитной записи и требует применени специальной системы коррекции временных ошибок, усложн ющей устройство.The reliability of transmitting digital information in such buffers by the recording-reproducing unit is significantly reduced due to the loss of the playback signal from a magnetic tape, the working section of which is reversed many times, i.e. undergoes a lot of wear in the ring belt for a long time. Moreover, the buffer recording-reproducing unit, made on the basis of the magnetic recording apparatus, introduces significant temporal distortions into the digital signal transmitted by it, which also worsens the reliability of the subsequent selective rewriting of information on the main magnetic recording unit and requires the use of a special time error correction system, which complicates device.

Наиболее блхзкин к изобретению по технической сущности вл етс устройство магнитной записи сигналов цифровой информации, содержащее щииы ввода информационных сигналов в параллельном коде, входную шину . синхроимпульсов, буферный блок записи-воспроизведени , регистр пам ти , блок контрол , преобразовательMost of the invention's technical essence is a device for magnetic recording of digital information signals, containing information input signals in a parallel code, an input bus. sync pulses, buffer record-play unit, memory register, control unit, converter

3 13 1

сигналов параллельного кода в последовательный , соединенньй информационым выходом и входом управлени последовательного вьгоода информации соответственно с информационньм и тактовьм входами основного блока магнитной записи, и генератор сигналов опорной частоты 2.parallel code signals in serial, connected information output and control input of serial information information, respectively, with information and clock inputs of the main magnetic recording unit, and reference frequency signal generator 2.

Недостатками известного устройства вл ютс невысока верность записи с его помощью цифровой информации , а также относительно болБшие габариты, масса и потребление электроэнергии .The disadvantages of the known device are the low fidelity of recording digital information with its help, as well as relatively large dimensions, mass and power consumption.

Цель изобретени - повьппение достоверности записи цифровой информации .The purpose of the invention is to increase the reliability of recording digital information.

Поставленна цель достигаетс тем, что в устройстве магнитной saniiCH сигналов цифровой информации содержащем входные шины информационных сигналов в параллельном коде, входную шину синхроимпульсов, буферный блок записи, регистр пам ти, блок контрол , преобразователь сигналов параллельного кода в последовательный , соединенный информационным выходом и входом управлени последовательного вывода информации соответственно с информационным и тактовым входами блока магнитной записи, и генератор сигналов опорной частоты, буферный блок записи содержит блоки оперативной пам ти, а в устройство введены элемент ИЛИ, переключатель адресов, дешифратор первого адреса, переключатель блоков оперативной пам ти, первый и второй дешифраторы номеров блоков оперативной пам ти, блок ключей, блок сравнени , первый и второй элементы И, счетчик ошибок, формирователь импульсов переключени блоков оперативной пам ти и формирователь управл ющих последовательностей импульсов, первым входом соединекный с входной шиной синхроимпульсов , вторым входом - с первым входом формировател импульсов переключени блоков оперативной пам ти и с выходом генератора сигналов опорной частоты, а первым выходом - с входами управлени записью-считыванием блоков оперативно пам ти, вторым и третьим выходами соответственно входами управлени послйдо вательным выводом и параллельным вводом сигналов информацииThe goal is achieved by the fact that in a magnetic saniiCH device digital information signals containing input buses of information signals in a parallel code, an input bus of clock pulses, a buffer recording unit, a memory register, a control unit, a parallel-to-serial signal converter, connected by an information output and a control input serial information output, respectively, with the information and clock inputs of the magnetic recording unit, and the reference frequency generator, the buffer unit for The record contains RAM blocks, and the OR element, the address switch, the first address decoder, the RAM switch, the first and second RAM block numbers, the key block, the comparison block, the first and second And elements, the counter are entered into the device. errors, the driver of switching pulses of the RAM and the driver of the control pulse sequences, the first input is connected to the input bus of the clock pulses, the second input - with the first input of the driver of the impulse cos switching blocks RAM memory and output of the reference oscillator signal and the first output - with the record-reading control unit inputs operational memory, second and third outputs respectively control inputs poslydo successive parallel output and input data signals

7566475664

преобразовател параллельного кода в послрдовательньш, четвертым выходом соединенный с входом стробировани блока контрол , п тым выходом 5 с первым входом первого элемента И, с сигна.ттьньм входом переключател адресов и с вторым входом формировател ршпульсов переключени блоков оперативной пам ти, а шестымa parallel code converter into a successive one, the fourth output connected to the gating input of the control unit, fifth output 5 to the first input of the first element I, to the signaling input of the address switch and to the second input of the ram generator switching unit, and the sixth

10 выходом - с входом стробировани первого дешифратора номеров блоков оперативной пам ти, выходы которого подключены к входам сигнала разрешени соответствующих блоков опера-10 output - with the input of the gating of the first decoder of the numbers of the RAM blocks, the outputs of which are connected to the inputs of the enable signal of the corresponding blocks of the operative

15 тивной пам ти, при этом входные шины информационных сигналов в параллельном коде соединены с первой группой , информационных входов блока контрол и с информационньми входами блоков15 memory, while the input bus information signals in a parallel code connected to the first group, the information inputs of the control unit and information inputs of the blocks

20 оперативной пам ти, выходы которых через элемент ИЛИ соединены с информационными входами преобразовател сигналов параллельного кода в последовательньпЧ, а также20 RAM, the outputs of which through the OR element are connected to the information inputs of the parallel-to-code converter of the parallel code, as well as

5 с второй группой информационных входов блока контрол , выход которого соединен через счетчик ошибок с вторым входом первого элемента И, выходом св занного с управл ющим входом блока ключей и с входом установки в первое состо ние переклю гател адресов, выходы которого соответственно соединены с адресными входами блоков оперативной пам ти5 with the second group of information inputs of the control unit, the output of which is connected via an error counter to the second input of the first element I, the output connected to the control input of the key block and the installation input to the first state of the address selector whose outputs are respectively connected to the address inputs memory blocks

и с входами деш1 ратора первого адреса , выходом соединенного с первьм входом второго элемента И, к выходу которого подключены вход установки в о счетчика ошибок и вход and with the inputs of the first address desh Rtora, the output connected to the first input of the second element I, to the output of which the installation input of the error counter and the input are connected

0 переключател блоков оперативной пам ти, выходами подключенного к первому и к второму дешифраторам номеров блоков оперативной пам ти, причем выходы второго дешифратора0 switch blocks of RAM, the outputs connected to the first and to the second decoder numbers of RAM blocks, and the outputs of the second decoder

5 соединены с первой группой входов блока сравнени и через блок ключей с входами регистра пам ти, выходами св занного с второй группой входов блока сравнени , выход которого5 is connected to the first group of inputs of the comparison unit and through the key block to the inputs of the memory register, the outputs associated with the second group of inputs of the comparison unit, the output of which

0 подключен к третьему входу фо1 1ировател импульсов переключени блоков оперативной пам ти, выходом соединенного с вторьм входом второго элемента И.0 is connected to the third input of the fo1 of the pulse switching generator of the RAM, the output connected to the second input of the second element I.

5 На фиг.1 изображена структурна схема предлагаемого устройстваf на фиг.2 - временные диаграммы, по сн ющие работу предлагаемого устройства; нЖ фиг.З - в развернутом виде формирователь управл ющих последовател ностей импульсов; на фиг.4 - з развернутом виде формирователь импульсов переключени блоков оперативной пам ти. Предлагаемое устройство (фиг.1) содержит входные шины 1 информацион ных сигналов в параллельном коде, блоки 2-9 оперативной пам ти, образующие совместно буферный блок записи устройства (не выделен) ,эле.мент ИЛИ 10, блок 11 контрол , преобразователь 12 параллельного кода в Последовательный,блок 13 магнитной записи, входную шину 14 синхроимпульсов , формирователь 15 управл щих последовательностей импульсов, генератор 16 сигнала опорной частоты , счетчик 17 ошибок, первый 18 и второй 19 элементы И, переключатель 20 адресов, дешифратор 21 первого адреса, переключатель 22 блоков оперативной пам ти, первый 23 и второй 24 дешифраторы номеров блоков оперативной пам ти, блок 25 ключей, регистр 26 пам ти, блок 27 сравнени и формирователь 28 импуль сов переключени блоков оперативной пам ти. Кроме того, в устройстве имеетс входна шина 29 сигнала начальной установки в О регистра 26 пам ти. Формирователь 15 управл ющих последовательностей импульсов (фиг. содержит делитель 30 частоты, первый 31, второй 32, третий 33 и четвертый 34 элементы задержки, первый 35,.второй 36, третий 37 и четвертый 38 одновибраторы, первый 39 и второй 40 инверторы, элемент И 41 и элемент ИЛИ 42. Формирователь 28 импульсов переклочени блоков оперативной пам ти (фиг.4) содержит блок 43 выделени фронта импульсов, первый 44 и второй 45 счетчики импульсов, элемент ИЛИ-НЕ 46, первый 47 и второй :48 триггеры, инвертор 49 и первый 50, второй 51 и третий 52 элементы И. Входные шины 1 информационных сигналов в параллельном коде соединены с информационными входами каждого блока 2-9 оперативной пам ти, которые могут быть вшюл еиы, например , на интегральных: микросхемах и с первой группой информационных 6 входов блока 11 контрол , Выходы каждого блока оперативной пам ти соединены с входами элемента ИЛИ 10, выходы которого соединены с информационными входами преобразовател 12 параллельного кода в последовательный и с второй группой информационных входов блока 11 контрол . Выход преобразовател 12 параллельного кода в последовательный соединен с информационные входом блока 13 магнитной записи. Входна шина 14 синхроимпульсов соединена с первым входом формировател 15 управл ющих последователькостей импульсов, второй вход которого соединен с выходом генератора 16 сигналов опорной частоты и с первьм входом формировател 28 импульсов переключени блоков оперативной пам ти. Формирователь 15 управл ющих последовательностей импульсов первым выходом соединен с входом управлени записью-считыванием каждого блока 2-9 оперативной пам ти, вторьм выходом - с входом управлени последовательным выводом информации преобразовател 12 параллельного кода в последовательный и с тактовым входом блока 13 магнитной записи, третьим выходом - с входом управлени параллельным информации преобразовател 12 параллельного кода в последова««ьный , четвертым выходом - с стробировани блока 11 контролА , п тым выходом - с первьм входом элемента И 18, с сигнальньм входом переключател 20 адресов и с вторьм входом формировател 28 импульсов переключени блоков оперативной пам ти, а шестьм выходом - с входом стробировани дешифратора 23 номеров блоков оперативной пам ти. Выход бло1са 11 контрол соединен со счетны4 входом счетчика 17 ошибок , выход которого соединен с вторым входом эле1ента И 18, а его выход соединен с управл ющим входом блока 25 кпочей и с установочным в входом переключател 20 адресов , выходами соответственно соединейного с адресньвш входами каждого блока оперативной пам ти и с входами дешифратора 21 первого адреса , выходом св занного с перви4 входом элемента И 19, выход которого5 Figure 1 shows the structural diagram of the device proposed in Figure 2 - timing diagrams explaining the operation of the device proposed; NJ Fig. 3 - in unfolded form the driver of control sequences of impulses; Fig. 4 shows, in expanded form, a pulse shaper for switching RAM blocks. The proposed device (FIG. 1) contains input buses 1 of information signals in a parallel code, blocks 2–9 of the operating memory, which together form a buffer recording unit of the device (not allocated), an element OR 10, a control unit 11, a parallel converter 12 code in Serial, magnetic recording unit 13, input clock 14 sync pulses, shaper 15 control pulse sequences, reference frequency signal generator 16, error counter 17, first 18 and second 19 And elements, address switch 20, decoder 21 of the first address, ereklyuchatel 22 RAM memory blocks, first 23 and second 24 numbers decoders RAM memory blocks, the block key 25, a register 26, a memory unit 27 and comparing the driver 28 momenta switching blocks RAM memory. In addition, the device has an input bus 29 of the initial setup signal in the O register 26 of the memory. Shaper 15 control pulse sequences (Fig. Contains a frequency divider 30, the first 31, second 32, third 33 and fourth 34 delay elements, first 35, second 36, third 37 and fourth 38 one-shot, first 39 and second 40 inverters, element And 41 and the element OR 42. The shaper 28 of the switching pulses of the operating memory blocks (Fig. 4) contains a block of the pulse edge selection 43, the first 44 and second 45 pulse counters, an OR-NOT 46 element, the first 47 and the second: 48 triggers, an inverter 49 and the first 50, the second 51 and the third 52 elements I. Input tires 1 info of the parallel signals in the parallel code are connected to the information inputs of each memory block 2-9, which can be entered, for example, on integrated circuits and with the first group of information 6 inputs of the control unit 11, the outputs of each RAM block are connected to the inputs the element OR 10, the outputs of which are connected to the information inputs of the parallel-code converter 12 to the serial and the second group of information inputs of the control unit 11. The output of the parallel-to-serial code converter 12 is connected to the information input of the magnetic recording unit 13. The input bus 14 of the clock pulses is connected to the first input of the driver 15 of the control sequences of pulses, the second input of which is connected to the output of the generator 16 of the reference frequency signals and to the first input of the driver 28 of the switching pulses of the operational memory. The pulse control pulse generator 15 by the first output is connected to the write-read control input of each RAM block 2-9, the second output - to the serial control input of information of the parallel code converter 12 to serial and with the clock input of the magnetic recording unit 13, the third output - with the control input of the parallel information of the converter 12 of the parallel code to the serial one, the fourth output - with gating of the control unit 11, the fifth output - with the first input th AND gate 18, with switch 20 signalnm input addresses and input vtorm switching pulse shaper 28 RAM memory blocks, and shestm output - to the input of decoder 23 gating rates RAM memory blocks. The output of the control unit 11 is connected to the countable 4 input of the error counter 17, the output of which is connected to the second input of the element I 18, and its output is connected to the control input of the unit 25 kpochey and to the installation input of the address switch 20, respectively, the output of the connection to the address inputs of each unit memory and with the inputs of the decoder 21 of the first address, the output associated with the primary input element And 19, the output of which

7171

соединен с установочньм в О входом счетчика 17 ошибок и с входом переключател 22 блоков оперативной пам ти. Выходы этого переключател соединены с входами первого 23 и второго 24 дешифратора номеров блоков оперативной пам ти, выходы второго дешифратора 24 соединены с сигнальными входами блока 25 . ключей и с первой группой входов блока 27 сравнени .connected to the input of the counter of errors 17 in the O and to the input of the switch 22 RAM blocks. The outputs of this switch are connected to the inputs of the first 23 and second 24 decoder numbers of RAM blocks, the outputs of the second decoder 24 are connected to the signal inputs of the block 25. keys and with the first group of inputs of the block 27 comparison.

Выходы блока 25 ключей соединены с сигнальными входами регистра 26 пам ти, выходы которого соединены с второй группой входов блока 27 сравнени . Входна шина 29 соединена с установочным в О входом регистра 26 пам ти. Выход блока 27 сравнени соединен с третьим входом формировател 28 импульсов переключени блоков оперативной пам ти, выход которрго соединен с вторым входом элемента И 19. Ка здый выход первого дешифратора 23 номеров блоков оперативной пам ти соединен с входом сигнала разрешени соответствующего блока 2-9 оперативной пам ти.The outputs of the key block 25 are connected to the signal inputs of the memory register 26, the outputs of which are connected to the second group of inputs of the comparison block 27. The input bus 29 is connected to the memory register 26 having an installation in O. The output of the comparator unit 27 is connected to the third input of the driver 28 of the switching pulses of the RAM blocks, the output of which is connected to the second input of the And 19 element. Each output of the first decoder 23 rooms of the RAM blocks is connected to the input of the resolution signal of the corresponding block 2-9 of the RAM ti.

Первый вход формировател 15 соединенный с входной шиной 14 синхроимпульсов , соединен с входом элемента 31 задержки,с входом элемента И 41 и с установочным в О входом делител 30 частоты, выполненного на основе счетчика. Второй вход формировател 15, соединенный с выходом генератора 16 сигнала опорной частоты , соединен с сигнальным (счетным) входом делител 30 частоты. Выход элемента 31 задержки соединен с входом одновибратора 35, выход которого соединен с , входом инвертора 39 и с первьм выходом (выход импульсов записи) фор;мироватет1 15, соединеннм с входом управлени эаписью-считывани|ем каждого блока оперативной пам ти Выход делител 30 частоты соединен с втор.ьм выходом (выход тактового сигнала последовательной записи информации в блоке 13 магнитной за,писи ) формировател 15, соединенньм с входом управлени последовательньм выводом информации преобразовател 12 параллельного кода в / последовательный и с тактовым входом блока 13 магнитной записи. Выход инвертора 39 соединен с вторымThe first input of the imaging unit 15 is connected to the input bus 14 of the clock pulses, connected to the input of the delay element 31, to the input of the And 41 element and to the frequency divider 30, which is installed in O, based on a counter. The second input of the imaging unit 15, which is connected to the output of the generator 16 of the reference frequency signal, is connected to the signal (counting) input of the frequency divider 30. The output of the delay element 31 is connected to the input of the one-shot 35, the output of which is connected to the input of the inverter 39 and to the first output (output of the write pulses) form; world 15, connected to the control input of the read-write of each memory block Output frequency divider 30 connected to the second output (clock output signal of the sequential recording of information in block 13 of the magnetic recording) of the driver 15, connected to the control input of the serial output of information of the parallel code converter 12 to / sequential and a clock input 13 of the magnetic recording unit. The output of the inverter 39 is connected to the second

75667566

входом элемента И 41 и с входом элемента 33 задержки.the input element And 41 and the input element 33 of the delay.

Выход элемента 32 задержки соединен с входом инвертора 40, выход 5 которого соединен с первым входом элемента ИЛИ 42 и с входом элемента 34 задержки. Выход последнего соединен с входом одновибратора 38, выход которого соединен с третьимThe output of the delay element 32 is connected to the input of the inverter 40, the output 5 of which is connected to the first input of the OR 42 element and to the input of the delay element 34. The output of the latter is connected to the input of the one-shot 38, the output of which is connected to the third

О выходом (выход импульсов считьгаани с задержкой) формировател 15, соединенным с входом управлени параллельным вводом информации преобразовател 12 параллельного кодаOn the output (the output of the pulses to be connected with a delay) of the driver 15 connected to the control input of the parallel input of information of the parallel code converter 12

S в последовательный. Выход элемента 33 задержки соединен с входом одновибратора 37, выходом соединенного с четвертым выходом (выход импульсов контрольного считывани )S to sequential. The output of the delay element 33 is connected to the input of the one-shot 37, the output connected to the fourth output (output of the control read pulses)

Я) формировател 15, который соединен с входом стробировани блока 11 контрол . Выход элемента 32 задержки соединен также с п тьм выходом (выход сдвинутых синхроимпульсов)I) shaper 15, which is connected to the gating input of control unit 11. The output of the delay element 32 is also connected to the Fifth output (output of the shifted clock pulses)

5 формировател 15, соединенным с вторым входом формировател 28 импульсов переключени бло1сов оперативной пам ти, с первым входом элемента И 18 и с сигнальным входом5 a generator 15 connected to the second input of the generator 28 of the switching pulses of the operational memory block, to the first input of the element I 18 and to the signal input

0 переключател 20 адресов. Выход элемента И 41 соединен с вторые входом элемента ИЛИ 42, выход которого соединен с входом одновибратора 36. Выход последнего соединен0 switch 20 addresses. The output of the element And 41 is connected to the second input element OR 42, the output of which is connected to the input of the one-shot 36. The output of the latter is connected

. с шестые выходом (выход импульсов разрешени ) формировател 15, соединенным с входом стробировани дешифратора 23 номеров блоков оперативной пам ти.. with the sixth output (output of resolution pulses) of the generator 15 connected to the gate input of the decoder 23 numbers of the RAM block.

0 Первый вход формировател 28, соединенный с выходом генератора 16 сигнала опорной частоты, соединен со счетньм счетчика 44 импульсов . Второй вход формировател 28, соединенный с п тым выходом формировател 15 управл ющих последовательностей импульсов, соединен с входе блока 43 вьщелени фронта импульсов, выход которого0 The first input of the imaging unit 28, connected to the output of the generator 16 of the reference frequency signal, is connected to the counter of 44 pulses. The second input of the imaging unit 28, which is connected to the fifth output of the imaging unit 15 of the control pulse sequences, is connected to the input of the pulse front section 43, the output of which

соединен с установочным в О входом счетчика 44 импульсов и с единичным установочным входом триггера 47. Выход первого разр да счетчика 44 Ю4пульсов соединен с первым входомconnected to the input of the counter of the pulse 44 in the О and with the single installation input of the trigger 47. The output of the first discharge of the counter of 44 Ю4пульсов is connected to the first input

5 злемен4 а И 50 и с первьм входом элемента И 51. Выход второго разр да счетчика 44 импульсов соединен с вторьм входом элемента И 50 и с входом инвертора 49, выход которого соединен с вторым входом элемениа И 51. Выход элемента И 50 соединен с инверсным счетньм входом счетчика 45 импульсов и с первым входрм элемента И 52. Выход последнего соединен с первым входом элемента ИЛИ-НЕ 46J выход которого соедине с нулевым,установочньм входом триггера 47, а его выход соединен с вторьм входом элемента И 52, выход которого соединен с выходом формировател 28 и с единичным установочным входом триггера 48. Второй вход элемента ИЛИ-НЕ 46 соединей с третьи входом формировател 28, соединеиньм с выходом блока 27 сравнени . Инверсный выход триггера 48 соединен с третьим входом элемента 11ЛИ-НЕ 46 и с установочным в О входом счетчика 45 импульсор, выход третьего разр да которого соединен с С-входом триггера 48. D-вход триггера 48 соединен с шиной потенциала логического О.5 elements 4 and I 50 and with the first input of element I 51. The output of the second discharge of pulse counter 44 is connected to the second input of element I 50 and to the input of inverter 49, the output of which is connected to the second input of element And 51. The output of element I 50 is connected to inverse the counter input of the pulse counter 45 and with the first input element And 52. The output of the latter is connected to the first input of the element OR — NO 46J whose output is connected to the zero, set input of the trigger 47, and its output is connected to the second input of the element And 52, the output of which is connected to the output of the driver 28 and one the main installation input of the trigger 48. The second input of the OR-NOT element 46 connects to the third input of the driver 28, connected to the output of the comparison block 27. The inverse output of the trigger 48 is connected to the third input of the element 11LI-HE 46 and to the impulse installed on the input of the counter 45, the output of the third bit of which is connected to the C-input of the trigger 48. The D-input of the trigger 48 is connected to the potential O bus.

Блоки оперативной пам ти могут быть выполнены, напримерj на интегральных микросхемах, представл ющих собой статические оперативные эап шнаищие устройства определенной емкости (в завис шости от типа используемых микросхем), образующие чейки пам ти.RAM blocks can be executed, for example, on integrated circuits, which are static operative devices of a certain capacity (depending on the type of chips used) that form memory cells.

Дл получени необходимой задержки передачи (считывани ) инфо| 1ацион ных сигналов буферИ1Л4 записи предлагаемом устройстве используютс несколько последовательно работающих идентичных блоков оперативной пам ти например восемь блоков 2-9, Результирующее врем задержки считьгаани информационных сигналов получаетс при этом равн1 { произведению длительности интервала следовани сии хроимпульсов входных параллельных кодов на число чеек пам ти одного блока оперативной пам ти и на количество этих блоков.To obtain the necessary delay of the transfer (reading) info | At the recording signals offered by the proposed device, several consecutively working identical memory blocks are used, for example, eight blocks 2–9. The resulting delay time to receive information signals is equal to 1 {the product of the duration of the interval of the pulse of input parallel codes by the number of memory cells of one block RAM and the number of these blocks.

Элемент ИЛИ 10 могут представл ть собой (например) монтажное (проводное) ИЛИ.The element OR 10 may be (for example) mounting (wired) OR.

Предлагаемое устройство работает следующим образом.The proposed device works as follows.

На вторую шину 14 поступают синхроимпульсы (фиг. 2 а), сопровождающие поступающие на входные ши- . ны 1 в параллельном коде информационные сигналы. В течение длительности ка здо го cинxpoи шyльca на информационных входах всех блоков 2-9 оперативной.пам ти и на первой группе информационных входов блока 11 контрол присутствуют сигналы: (значени разр дов) соответствующего входного информационного параллельного кода.The second bus 14 receives the sync pulses (Fig. 2 a), accompanying those arriving at the input bus-. 1 in the parallel code informational signals. During the duration of each syncrodype noise, the information inputs of all blocks 2–9 of the operative section and the first group of information inputs of control unit 11 contain signals: (bit values) of the corresponding input information parallel code.

Входные информационные сигналы в параллельном коде поочередно, с интервалом следовани синхроимпульсов , записываютс последовательно сначала в чейки пам ти первого блока 2 оперативной пам ти, затем второго блока 3 и т.д. до последнего, восьмого блока 9 оперативной пам ти включительно, после заполнени которого запись вновь начинает производитьс последовательно в чейки пам ти первого |блока 2 оперативной пам ти, затем JBTOporo 3 блока оперативной пам ти {и т.д. При этом в момент записи предьщущее содержимое зтой чейки пам ти автоматически стираетс . Таким образом, после заполнени всех восьми блоков оперативной пам ти в них содержитс запись массива информации , поступившей в течение определенного времени тому назад (предьктори ). .The input information signals in a parallel code alternately, with an interval of following clock pulses, are recorded sequentially, first in the memory cells of the first RAM 2, then the second 3, and so on. up to the last, eighth RAM memory block 9 inclusive, after filling in which recording is again started to be performed sequentially in the memory cell of the first RAM memory block 2, then JBTOporo 3 RAM memory {, etc. At the same time, at the moment of recording, the previous contents of the memory cell are automatically erased. Thus, after filling all eight blocks of RAM, they contain a record of an array of information that arrived within a certain time ago (predictor). .

Считанна с задержкой из блоков пам ти, информаци формируетс на выходе преобраговател 12 из параллельного кода в последовательный , который подаетс на информационный вход блока 13 магнитной записи.Read with a delay from the memory blocks, the information is generated at the output of the converter 12 from the parallel code to the serial one, which is fed to the information input of the magnetic recording unit 13.

Окончательна запись информации в устройстве производитс блоком 13 магнитной записи. Когда возникает необходимость (например, в случае возникновени отклонени одного из параметров контролируемого объекта за допустимые пределы) в осзществлении с данного момента вре мени записи информации, то по команде внешней системы блок 13 магнитной записи переводитс в paQo-. чий режим записи информации, при этсм на его магнитную ленту вначале записано определенное количество данных, предшествующих началу записьтаемого интересующего нас сообщени , хран щихс в блоках оперативной пам ти.The final recording of information in the device is carried out by the magnetic recording unit 13. When the need arises (for example, in the event of a deviation of one of the parameters of the monitored object beyond the allowable limits) for realizing the information recording from this time, the magnetic recording unit 13 is translated into paQo- at the command of the external system. When recording data, at emsm, a certain amount of data is recorded on its magnetic tape, preceding the beginning of the recorded message of interest to us, which are stored in memory blocks.

Поочередное переключение чеек пам ти в каладом блоке 2-9 oneративной пам ти осуществл етс с помощью переключател 20 адресов который последовательно формирует на своих выходах параллельные двои ные коды адресов: от нулевого адре са и до адреса последйей чейки пам ти. Циклы формировани кодов всех адресов непрерывно повтор ютс Сигналы адресного кода поступают с выходом переключател 20 адресов на адресные входы каждого блока 2оперативной пам ти. Поочередное переключение блоков 2-9 оперативной пам ти осуществл етс с помощью переключател 22 блоков оперативной пам ти, выходны сигналы параллельного двоичного кода которого дешифрируютс строби руемым дешифратором 23 номеров бло ков оперативной пам ти. Каждый выход дешифратора 23 соединён с входом сигнала разрешени соответствующего блока оперативной пам ти. Сигнал на выходе дешифратора 23, соответствующем номеру работающего в данное врем блока оперативной пам ти, по вл етс только в отрезки времени определ емые сигналом, поступающим на вход стробировани дешифратора 23 (фиг.2О. В формировании входного сигнала дл переключател 22 блоков оперативной пам ти участвуют дешифратор 21 первого адреса, формирователь 28 импульсов переключени блоков оперативной пам ти и элемент И 19, пропускающий выходные импульсы формировател 28, который запускаетс ка даК раз при смене адреса, только при включении перво го (нулевого адреса). При большом количестве элементов (разр дов) пам ти существует веро тность отказа отдельных элементов . Поэтс у буферный блок запи в предлагаемом устройстве разбит н р д отдельньос блоков 2-9 оперативной пам ти работа каждого из кото рых непрерывно контролируетс блоком t1 контрол . Если обнарзживает что в данном блоке оперативной пам ти количество чеек пам ти со сбо ными разр дами (с разр дами пам ти искажающими информацию) превышает допустимое значение (равное, напри мер 32), то этот блок оперативной пам ти исключаетс из дальнейшей работы устройства. При этом врем 6 задержки информации незначительно сокращаетс , в частности, на 1/8, что допустимо с учетом сохранени высокой достоверности передачи информации блоками оперативной пам ти на запись в блок 13 магнитной записи . К контролю функционировани , блоков оперативной пам ти имеют отношение , кроме блока 11 контрол , следующие узлы. Счетчик 17 ошибок обнул етс в момент включени нулевого адреса, т.е. в начале работы каждого блока оперативной пам ти, и подсчитывает количество сбойных чеек пам ти одного блока оперативной пам ти. Элемент И 18 синхронизирует прохо щение выходного сигнала счетуика 17 ошибок на установочный в первое (нулевое) состо ние вход переключател 20 адресов со сдвинутыми синхроимпульсами. Дешифратор 24 номеров блоков оперативной пам ти и блок 25 ключей обеспечивают запись в регистр 26 пам ти номера отказавшего блока оперативной пам ти. При наличии сигнала на выходе блока 27 сравнени , сравнивающего хранимый в регистре 26 пам ти номер отказаввего блока оперативной пам ти с номером включенного блока оперативной пам ти, формирователь 28 вьщает еце один импульс дл переключени устройства на работу со следующим блоком оперативной пам ти. В результате этой операции исключаетс из работы устройства отказавший блок оперативной пам ти. Формирователь 15 управл ющих последовательностей импульсов управл ет работой,всех уздов и блоков предлагаемого устройства. В каждом интервале времени между фронтами двух соседних входных синхроимпульсов,поступающих в устройство по шине 14, последовательно во времени в устройстве осуществл ютс следзгющие операции. Запись соответствующего данному синхроимпульсу входного инфо1 4ационного параллельного кода в чейку пам ти, соответствующую установленному в предьщущем интервале следовани синхроимпульсов, адресу,блока оперативной пам ти, соответствующего номеру заданному в данное iThe sequential switching of memory cells in each block of blocks 2–9 of a single memory is carried out by means of a switch of 20 addresses, which sequentially generates at its outputs parallel binary address codes: from zero address to the address of the last memory cell. The cycles of forming the codes of all addresses are continuously repeated. The signals of the address code arrive at the output of the switch of 20 addresses to the address inputs of each block of 2-memory memory. The sequential switching of blocks 2–9 of the main memory is carried out with the help of the switch 22 of the main memory blocks, the output signals of the parallel binary code of which are deciphered by the stroma of the decoder 23 numbers of the main blocks of the main memory. Each output of the decoder 23 is connected to the input of the enable signal of the corresponding RAM block. The signal at the output of the decoder 23, corresponding to the number of the RAM operating at that time, appears only in the time intervals determined by the signal input to the gate of the decoder 23 (Fig. 2O. In the formation of the input signal for the RAM switch 22 the decoder 21 of the first address, the driver 28 of the switching pulses of the memory block and the element 19 that transmits the output pulses of the driver 28, which is started every time when the address is changed, only when and the first (zero address). With a large number of memory elements (bits), there is a probability of failure of individual elements. Therefore, the buffer recording block in the proposed device is divided into several separate memory blocks 2–9 of each memory continuously monitored by the t1 control unit. If it detects that in a given memory block, the number of memory cells with faulty bits (with memory bits that distort information) exceeds the allowable value (equal, for example, 32), then this memory block and klyuchaets from further operation. At the same time, the information delay time 6 is slightly reduced, in particular, by 1/8, which is permissible with regard to maintaining high reliability of information transmission by RAM blocks for writing to magnetic recording unit 13. The following units are related to the control of the operation of the blocks of RAM, in addition to block 11 of the control. The error counter 17 is zeroed at the time the zero address is turned on, i.e. at the beginning of each memory block, and counts the number of bad memory cells of one RAM block. Element And 18 synchronizes the passage of the output signal of the error counter 17 to the installation of the address switch in the first (zero) state of the 20 addresses with shifted sync pulses. A decoder 24 numbers of the RAM blocks and a block of 25 keys provide an entry in the memory register 26 of the number of the failed RAM blocks. When there is a signal at the output of the comparison block 27 comparing the number of the failed RAM block stored in the memory register 26 with the number of the RAM block turned on, the former 28 consumes a single pulse to switch the device to work with the next RAM block. As a result of this operation, the failed RAM block is excluded from the operation of the device. A shaper 15 of control pulse sequences controls the operation of all nodes and blocks of the device proposed. In each time interval between the fronts of two adjacent input clock pulses entering the device via the bus 14, the following operations are performed sequentially in time in the device. Record the input information of the parallel parallel code corresponding to this sync pulse into a memory cell corresponding to the address of the memory block corresponding to the number specified in this i, which is set in the previous sync pulse time interval, address

1313

врем переключателем 22 блоков оперативной пам ти (эта операци выполн етс в первой половике длительности синхроимпульса). Контрольное считьгаание в параллельном коде только что записанных информационных сигналов из этой чейки пам ти дл контрол ее состо ни (эта операци производитс во второй половине длительности синхроимпульса ) . Смена адресов чейки пам ти (эта операци выполн етс в середине интервала между синхроимпульсами ) . Формирование сигнала о неисправности Данного блока оперативной пам ти в случае, если достоверность записи информации в этот блок стала ниже допустимой (эта oneраци по времени производитс сразу же после смены адреса). Включение следующего блока оперативной пам ти в случа хJ если после очередной смены адреса был установлен нулевой адрес или если бьш сформирован сигнал об. отказе данного блока оперативной пам ти (эта операци производитс с небольшой задержкой после смены адреса). Поиск следующего исправного блока оперативной пам ти (так называемый обход неисправного блока оперативной пам ти). Считывани информационных сигналов из чейки пам ти, соответствующей новому адресу , т.е. считьгаание информации с задержкой дл последующей записи ее (при необходимости) в блоке 13 магнитной записи (эта операци выполн етс после завершени поиска следующего исправного блока оперативной пам ти и до прихода фронта слетогаадего синхроимпульса).time switch 22 blocks of RAM (this operation is performed in the first rug duration of the sync pulse). The control count in parallel code of the newly recorded information signals from this memory cell to monitor its state (this operation is performed in the second half of the sync pulse duration). A change of memory location addresses (this operation is performed in the middle of the interval between clock pulses). A malfunction signal is generated by this RAM block if the accuracy of the recording of information in this block is less than permissible (this fraction is performed in time immediately after the address is changed). The inclusion of the next block of RAM in the case of xJ if after the next change of address a zero address was set or if the signal about was generated. failure of a given memory unit (this operation is performed with a slight delay after changing the address). Search for the next good RAM block (the so-called bypass of a faulty RAM block). Reading the information signals from the memory cell corresponding to the new address, i.e. read the information with a delay for the subsequent recording of it (if necessary) in the magnetic recording unit 13 (this operation is performed after completing the search for the next good RAM block and before the front of the clock wave gets its sync pulse).

При выполнении оперативной записи , контрольного считывани и считывани с задержкой на шестом выходе формировател 15 управл ющих последовательностей импульсов формируютс {шпульсы включени (фиг.2г), которые поступают через дешифратор 23 номеров блоков оперативной пам ти на вход сигнала разрешени , соответствующего заданному переключателен 22 номеру блока оперативной пам ти, и включают его на соответствующее врем .When performing real-time recording, supervisory reading and reading with a delay at the sixth output of the driver 15 of control pulse sequences, the switching-on pulses (Fig. 2d) are formed, which go through the decoder 23 of the operating memory block to the input of the resolution signal corresponding to the specified switch number 22 block of memory, and include it at the appropriate time.

Дл осуществлени записи каждого очередного входного информахшонного параллельного кода в чейку пам ти, соответствующую установленному вTo record each successive input information parallel code in a memory cell corresponding to

57566Н57566Н

данный момент адресу, на первом выходе формировател управл ющих последовательностей импульсов 15 формируютс с частотой синхроим5 пулБсов импульсы записи (фиг.28), которые по времени расположены внутри первой половины длительности синхроимпульсов. Во врем каждого из этих импульсов, поступающих на fO входы управлени записью-считыванием блоков 2-9 оперативной пам ти, осуществл етс запись информационного параллельного кода в соответствующую чейку пам ти. Одновременно с имйульсом записи на вход сигнала разрешени блока оперативной пам ти, номер которого в двоичном коде установлен в данный момент на выходах переключател 22 блоков оперативной пам ти, поступает первый импульс включени с соответствующего выхода дешифратора 23 номеров блоков оперативной пам ти. Сигнал на стробирующем входе дешифратораCurrently, at the first output of the driver of the control sequences of pulses 15, the recording pulses are generated at the frequency of the sync pulse5 (FIG. 28), which are located within the first half of the sync pulse duration. During each of these pulses, arriving at the fO inputs of the write-read control for the RAM blocks 2-9, the information parallel code is written into the corresponding memory cell. Simultaneously with recording an entry to the enable signal of the RAM block whose number in binary code is currently installed on the outputs of the RAM switch 22, the first activation pulse is received from the corresponding output of the decoder 23 RAM block numbers. Signal at the decoder gating input

23 и, следовательно, на любом выходе этого дешифратора показан на фиг.2I.23 and, therefore, at any output of this decoder is shown in FIG.

После окончани импульсов записи блойи оперативной пам ти наход тс After the end of the write pulses of the memory block and the RAM,

в режиме считывани (низкий уровень сигнала, фиг.2().in read mode (low signal, figure 2 ().

На четвертом выходе формировател 15 управл кицих последовательностей импульсов формируютс с час .тотой синхроимпульсов импульсы контрольного считьшани (фиг.59), которые поступают на вход стробировани блока 11 контрол . Каждый импульс контрольного считывани по времениAt the fourth output of the generator 15 of the control pulse sequences are generated with an hour of this clock pulses of the control count of the pulses (Fig.59), which arrive at the input of the gating unit 11 of the control. Each control read pulse over time

находитс внутри второго импульса стробировани дeшифpatopa 23, расположенного во второй половине длительности синхроимпульса (фиг.2г). Во врем действи импульсаis located within the second pulse of gating of a decipher 23 located in the second half of the duration of the sync pulse (Fig. 2d). During the pulse

контрольного считывани на входе стробировани блока 11 контрол ,на его первой группе информационных входов еще присутствуют данные входные информационные сигналы, а наcontrol read at the gating input of control unit 11, its first group of information inputs still contains these input information signals, and

вторую группу информационных входов блока контрол поступают олько что записанные эти информационные сигналы с выходов включенного в данное врем блока оперативной пам ти .The second group of information inputs of the control unit receives just these information signals recorded from the outputs of the currently active memory block.

В блоке 11 контрол при этом осуществл етс поразр дное суммирование по модулю два входных информационных сигналов и сигналов, записанных в чейке пам ти блока оперативной пам ти. Если один из символов входного параллельного кода оказываетс записанным в блоке оперативной пам ти неправильно, то сумма по модулю два этого входного символа и соответствующего ему считанного ошибочного символа не равна нулю. в этом случае сигналы с выхода соот ветствующего сумматора по модулю два стробируютс импульсом контрольного считьшани и поступают на выход блока 11 контрол . Выходные импульсы блока 11 контрол подсчитьтаютс счетчиком 17 ошибокуМодуль счета которого равен, например, 32. Счетчик 17 ошибок сбрасываетс в нулевое состо ние ка здый раз при установке нулевого адреса, т.е. в начале цикла работы каждого блока 2-9 оперативной пам т В середине интервала нежцу входн ми синхрою1пульсами, на п том выход формировател 15 управл ющих последовательностей импульсов формируетс сигнал (фиг.2), предетавл юа ий собой сдвинутые на полпериода синхроимпульсы . От переднего фронта кащо го сдвинутого синхроимпульса перекл чаетс переключатель 20 адресов и запускаетс формирователь 28 импульсов перекшочени блоков оперативной пам ти (фиг.2к). При отсутствии -сигнала на выходе блока 27 сравнени формирователь 28 вццает один шпульс (первый импульс ,фиг. 20 . Выходной сигнал (импульс) формировател 28 поступает на вход переключател 22 блоков оперативной пам ти и на установочный в нулевое состо ние вход счетчика 17 ошибок чере элемент И 19, который управл етс выходньм сигналом дешифратора 2t первого адреса. Следовательно, переключение в следующее состо ние переключател блоков оперативной пам ти и сброс в нулевое состо ние счетчика 17 ошибок производитс только при включен и первого (нулевого) адреса , т.е. при смене блоков оперативной пам ти. В промежутке времени между сдвинутьм синхроимпульсом, а именно междт окончанием формировани вы6 6 ходного импульса (импульсов) формирователем 28 импульсов переключени блоков оперативной пам ти и фронтом следующего входного синхроимпульса, на шестом выходе формировател 15 управл ющих последовательностей импульсов формируетс третий импульс стробировани дешифратора 23 номеров блоков оперативной пам ти, этот импульс поступает через дешифратор 23 на вход сигнала разрешени , соответствующего выходному коду переключател 22 данного блока оперативной пам ти 2-9, который включаетс дл обеспечени операции считывани с задержкой. (Ыпульсы считывани с задержкой фо1 01руютс по времени внутри длительности третьего импульса строг бировани дешифратора 23 на третьем выходе формировател 15 управл ющих последовательностей импульсов. Ин-, пульс считывани с задержкой осуществл ет считывание информационных сигналов чейки пам ти, адрес которой перед этим установлен фронтом сдвинутого синхроимпульса, путем параллельной перезаписи этих сигналов в преобразователь t2 параллельного кода в последовательный . Считанна при этом ииформаци представл ет собой предысторию поведени данного параметра, так как она записана в эту чейку определенное врем тому назад. После прихода фронта следующего входного синхроимпульса повтор ютс операци записи пришедшего одновременно с этим синхроимпульсом входного информационного параллельного кода в чейку пам ти, эадер- жанные информационные сигналы которой перед этим считаны, и операци контрольного считывани . После прихода фронта сдвинутого синхроимпульса включаетс адрес, след щей чейки пам ти и через некоторое врем из этой чейки пам ти производитс считывание задержанной информации дл последующей (при необходимости) последовательной записи ее в блоке 13 магнитной записи и т.д. Если же чейки пам ти данного блока оперативной пам ти оказываютс исправными или число отказавших его чеек пам ти не превьш1ает заданного значени ,то за врем циклаIn control unit 11, in this case, modulo two summation of two input information signals and signals recorded in the memory cell of the memory unit is performed. If one of the characters of the input parallel code is written incorrectly in the RAM, then the sum modulo two of this input symbol and the corresponding read error symbol is not zero. In this case, the signals from the output of the corresponding modulo-two adder are gated with a pulse of the control count and are fed to the output of the control unit 11. The output pulses of the control unit 11 are counted by the counter 17 to an error. The counting module of which is, for example, 32. The error counter 17 is reset to the zero state every time when the zero address is set, i.e. At the beginning of the operation cycle of each block, 2–9 RAMs. In the middle of the interval by a pulse of sync pulses, at the fifth output of the driver 15 of control pulse sequences, a signal is formed (Fig. 2), which is a half-period-shifted clock pulses. From the leading edge of each shifted sync pulse, the address switch 20 is switched and the shaper 28 of the interleaved memory blocks are started (Fig. 2k). In the absence of an -signal at the output of the comparison unit 27, the driver 28 eats one spike (first pulse, Fig. 20. The output signal (pulse) of the driver 28 is fed to the input of the RAM switch 22 and to the zero-setting input of the error counter 17 element 19, which is controlled by the output of the decoder 2t of the first address.Consequently, switching to the next state of the RAM switch and resetting the error counter 17 to the zero state is performed only when it is turned on and first (well in the time interval between the shift of the clock pulse, namely between the end of the formation of the output pulse (s) by the driver 28 of the switching pulses of the RAM and the front of the next input clock in the sixth the output of the control pulse shaper 15 is generated by the third gating pulse of the decoder 23 numbers of RAM blocks, this pulse is fed through the decoder 23 to the enable signal input, tvetstvuyuschego output code switch 22 of the RAM memory unit whith 2-9, which is included to provide a reading operation with delay. (The read pulses with a delay of pho 01 are timed within the duration of the third pulse of a strict decoder 23 decoder 23 at the third output of the control pulse generator 15 of the control pulse sequences. The delayed read pulse reads the information signals of the memory cell whose address is preset by the front of the shifted pulse. sync pulse by parallel rewriting of these signals to the parallel code to t2 serial to t2 converter. The information read here is a prehistory This parameter was recorded as it was recorded in this cell a certain time ago. After the front of the next input clock arrives, the recording operation of the input information parallel code that arrives at the same time with this clock pulse into the memory cell, whose information signals were read before, and control read operation. After the arrival of the front of the shifted sync pulse, the address of the tracking memory cell is turned on, and after some time, this memory cell is produced reading the delayed information for the subsequent (if necessary) sequential recording in the magnetic recording unit 13, etc. If the memory cells of this RAM block turn out to be healthy, or the number of memory cells that failed in it does not exceed the specified value, then during the cycle time

рабоп.г этого блока оперативной пам ти сигнал на выходе блока 27 сравнен1М отсутствует.the operation of this RAM block is no signal at the output of block 27 compared to 1M.

Когда на выходах переключател 20 адресов оп ть имеетс адрес первой чейки пам ти, то это означает , что запись информации во все чейки пам ти данного блока оперативной пам ти заверпгилась.Начинаетс поочередна запись входных информационных параллельных кодов последовательно во всей чей ке пам ти следующего блока оперативной пам ти.When the address of the first memory location is again at the outputs of the address switch 20, this means that the recording of information in all the memory cells of a given memory block has wound up. The input information parallel codes are sequentially written in the entire memory of the next block RAM.

Если же после очередного контрольного считывани из данного блока оперативной пам ти, счетчик 17 ошибок насчитьтает заданное число (например532) инпульсов ошибок т,во блок 11 контрол во врем работы данного блока оперативной пам ти зафиксировал 32 чейки пам ти, дающие сбои информации,на выходе счетчика 17 ошибок устанавливаетс сигнал (фиг.2) до прихода . сдвинутого синхроимпульса, а в ь омент прихода этого синхроимпульса формируетс сигнал (фиг.2х на выходе элемента И 18, которьй поступает на установочный вход переключател 20 адресов и устанавливает его в нулевое состо ние.If, after the next check reading from this RAM block, the error counter 17 calculates a specified number (for example, 532) of error t pulses, in the control block 11, during the operation of this RAM block, 32 memory cells, which give information failures, were detected at the output The error counter 17 sets the signal (Fig. 2) before arrival. a shifted sync pulse, and in the arrival moment of this sync pulse, a signal is generated (Fig. 2x at the output of the AND element 18, which arrives at the installation input of the address switch 20 and sets it to the zero state.

Сигнал с выхода элемента И 18 поступает также на управл ющий вход блока 25 ключейо Но врем действи этого сигналаJ сигнал с выхода деши ратора 24, соответствующего номеру данного, отказавшего блока О11вративной , поступает через соответствующий 3амкнутьй .ключ на соответствующий вход регистра 26 пам ти и записываетс в нем. Таким образом регистр 26 пам ти запоминает номер отказавшего блока оперативной пам ти на врем дальнейшей работы устройства,The signal from the output of the element 18 also goes to the control input of block 25 of the key. But the time of action of this signal, the signal from the output of the dehater 24, corresponding to the number of this failed unit O11, is fed through the corresponding 3-turn key to the corresponding input of the memory register 26 and is written in him. Thus, the memory register 26 stores the number of the failed RAM block for the duration of the further operation of the device,

Поскольку выходным сигналом элемента И 18 включен первый адрес то сформированный формирователем 28 первьй импульс проходит через элемент И 19 и переключает в следующее состо ние переключатель 22 блоков оперативной пам ти. Переключатель 22 при этом задает номер следующего блока оперативной пам ти. Пусть блок этой оперативной пам ти такжеSince the output signal of the element 18 is turned on to the first address, the first pulse generated by the shaper 28 passes through the element 19 and switches the memory block switch 22 to the next state. The switch 22 then sets the number of the next RAM block. Let the block of this RAM also

оказываетс неисправным. Информаци об этом хранитс в регистре 26 пам ти.turns out to be faulty. Information about this is stored in memory register 26.

При этом формируетс сигналA signal is generated.

(фиг.2|) на выходе блока 27 сравнени , так как сигнал на одном из входов его второй группы входов, .соответствующем номеру включенного, числ шегос неисправным, блока оперативной пам ти, совпадает с сиг- ., налом соответствующего входа первой группы входов блока сравнени , поступающего с соответствующего номеру включенного неисправного блока оперативной пам ти выхода дешифратора 24.(FIG. 2 |) at the output of comparison unit 27, since the signal at one of the inputs of its second group of inputs, corresponding to the number included, the number of faulty, RAM, coincides with the signal of the corresponding input of the first group of inputs the comparison unit arriving from the corresponding number of the enabled faulty RAM block of the output of the decoder 24.

При наличии сигнала на выходе блока 27 сравнени ,формирователь 28 импульсов переключени блоков опе® ративной пам ти формирует еще один импульс (фиг.2к), который вторично переключает переключатель 22 блоков оперативной пам ти, тем самым задаетс номер следующего работоспособного блока оперативной пам ти, который в регистре 26 пам ти не хранитс .When there is a signal at the output of the comparison unit 27, the driver 28 of the switching pulses of the operative memory blocks generates another pulse (Fig. 2k), which again switches the RAM memory switch 22, thereby setting the number of the next operative memory block, which is not stored in memory register 26.

После чего сигнал (фиг.2и) на выходе блока сравнени снимаетс иAfter that, the signal (Fig. 2i) at the output of the comparison unit is removed and

0 работа устройства продолжаетс с чейками пам ти данного исправного блока оперативной пам ти.0 operation of the device continues with the memory cells of this operable memory unit.

Таким образом, осуществл етс обход ранее зафиксированного неисJ правным блока оперативной пам ти в случае обнаружени отказа предьщущего ему блока оперативной пам ти , а также каждьй раз в случае обычной смены предьдзпцего емуThus, a bypass of the previously installed RAM block is detected in case of a failure of the previous RAM block, and also every time in the case of a normal change of the previous RAM block.

® исправного блока оперативной пам ти,® good RAM,

Технико-экономическа эффективность предлагаемого устройства состоит в повьппении верности резульS тата записи цифровой информацииTechnical and economic efficiency of the proposed device consists in increasing the fidelity of the result of recording digital information.

(в результате замены буферного блока записи-воспроизведени , выполненного в виде аппарата магнитной записи , на буферный блок, выполненный(as a result of the replacement of the buffer recording-reproducing unit, made in the form of a magnetic recording apparatus, with a buffer block made

t на основе блоков оперативной пам ти с использованием микросхем), а также в повышении надежности, уменьшении габаритов, массы и потребл емой мощности, по сравнению с известными устройствами Волна и Цикл.t based on memory blocks using microcircuits), as well as in improving reliability, reducing size, weight, and power consumption, compared with the known Wave and Cycle devices.

Фиг.11

0tt2.20tt2.2

Фиг.ЗFig.Z

2t2t

Claims

DIGITAL INFORMATION MAGNETIC RECORDING DEVICE, containing input information signal buses in parallel code, input clock bus, write buffer block, memory register, control unit, parallel code to serial signal converter connected by information output and control input of serial information output corresponding to the information * and clock inputs of the magnetic recording unit, and the signal generator of the reference frequency, characterized in that, in order to increase the reliability of For digital information, the buffer recording block contains RAM blocks, and an OR element, an address switch, a first address decoder, a RAM block switch, the first and second RAM block number decoders, a key block, a comparison block, the first and the second elements And, an error counter, a pulse shaper of switching blocks of random access memory and a shaper of control sequences of pulses, the first input connected to the input clock bus, the second input ohm - to the first input of the switching pulses of RAM blocks and the reference oscillator output signal and the first output - to the inputs of the read-write control memory blocks, and second. the third outputs, respectively, with the control inputs for the serial output and parallel to * the input of information signals of the parallel code converter into the serial one, with the fourth output connected to the gating input of the control unit, the fifth output - with the first input of the first AND element, with the signal input of the address switch and with the second input of the pulse shaper switching blocks of RAM, and the sixth output - with the input of the gating of the first decoder of the numbers of blocks of RAM, the outputs of which are are connected to the inputs of the resolution signal of the corresponding RAM blocks, while the input data signal buses in parallel code are connected to the first group of information inputs of the control unit and to the information inputs of the RAM blocks, the outputs of which are connected via the OR element to the information inputs of the parallel code to serial signal converter , as well as with the second group of information inputs of the control unit, the output of which is connected through the error counter to the second input of the first element and And, the output associated with the control input of the key block and with the installation input in the first state of the address switch, the outputs of which are respectively connected to the address inputs of the memory blocks and to the inputs of the decoder of the first address, the output connected to the first input of the second element And, to during which the installation input is connected to O ”of the error counter and the input of the operational block switch

Memory outputs connected to the first and second decoders of the numbers of RAM blocks, and the outputs of the second decoder are connected to the first group of inputs of the comparison block and through the key block with the inputs of the memory register, the outputs associated with the second group of inputs of the comparison block, the output of which is connected to the third INPUT a pulse shaper of switching blocks of operative, memory, output connected to the second input of the second element I.

I