SU1152036A1 - Посто нное запоминающее устройство - Google Patents

Посто нное запоминающее устройство Download PDF

Info

Publication number
SU1152036A1
SU1152036A1 SU823527855A SU3527855A SU1152036A1 SU 1152036 A1 SU1152036 A1 SU 1152036A1 SU 823527855 A SU823527855 A SU 823527855A SU 3527855 A SU3527855 A SU 3527855A SU 1152036 A1 SU1152036 A1 SU 1152036A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
bits
outputs
register
increment
Prior art date
Application number
SU823527855A
Other languages
English (en)
Inventor
Валерий Иванович Жабин
Виктор Иванович Корнейчук
Анатолий Николаевич Ксюнз
Владимир Петрович Тарасенко
Original Assignee
Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции filed Critical Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority to SU823527855A priority Critical patent/SU1152036A1/ru
Application granted granted Critical
Publication of SU1152036A1 publication Critical patent/SU1152036A1/ru

Links

Landscapes

  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Description

СП NP
О 00 5 11 Изобретение относитс  к вычислительной технике и может быть исполь зовано в цифровых вычислительных машинах и приборах дл  вычислени  функций. Целью изобретени   вл етс  повышение информационной емкости устрой ства. На чертеже показана структурна  схема посто нного запоминакмцего уст ройства. Входы дешифратора V подключены к выходам регистра 2 старших разр дов входного слова, а выходы дешифратора 1 подключены к входам накопител  3. Одна группа выходов накопител  3 подключена к входам регистра 4 выходного слова, а друга  - к входам регистра 5 номера набора приращений . Выходы регистра младших разр  дов входного слова 6 подключены к одной группе входов дешифратора 7, к второй группе входов которого подключены выходы регистра 5 номера набора приращений. Выходы дешифратора 7 подключены к входам накопител  8, выходы которого подключены к входам регистра 9 приращени . Выходы регист ра 9 приращени  подключены к одной группе входов сумматора 10, к друго группе входов которого подключены выходы регистра 4 вькодного слова. Регистры 6 и 9, дешифратор 7 и накопитель 8 образуют блок 11 посто  нной пам ти. Регистры 2, 4 и 5, дешифратор 1 и накопитель 3 образую блок 12 посто нной пам ти. Устройство работает следующим образом. Старшие п-Н разр дов п-разр д ного входного слова принимаютс  на регистр 2 разр дов входного слова ,а млад шие .t: разр дов подаютс  на регистр 6 мпадших разр дов входного слова. С регистратора 2 входного слова старшие п-k разр дов входного слова поступают на дешифратор 1, который выбирает из накопител  3 слово, сос то щее из базы и номера набора приращени . Часть слова, соответствующа  базе, поступает на вход регистра 4 выходного слова, а часть, соот ветствующа  номеру набора приращений - на вход регистра 5 номера наб ра приращени . Номер набора прираще ний с регистра 5 номера набора приращений поступает на часть входов дешифратора 7, на другую часть входов которого поступает V младших 6 разр дов входного слова с регистра 6 разр дов входного слова. Дешифрат..ф 7 выбирает из накопител  8 приращение, которое поступает на регистр 9 приращени . С регистра 9 приращени  приращение поступает на одну группу входов сумматора 10, на вторую группу входов которого поступает значение базы с регистра 4 выходного слова. Значение функции формируетс  на сумматоре 10. Если в процессе работы устройства информаци  на его входах не измен етс  до момента формировани  на выходах сумматора 10 значени  функции и считывани  этого значени  с выходов устройства, то в блоке 11 пам ти могут отсутствовать регистры 6 и 9, а в блоке 12 пам ти - регистры 4 и 5. 2, Рассмотрим спосоЬ программировани  накопителей. Пусть необходимо вычисл ть значени  функции У Х при п 9. Положим . Рассмотрим пример программировани  накопител  3 и накопител  8 дл  этого случа . Дл  программировани  накопител  3 составл етс  таблица, фрагмент которой показан в табл. 1. В колонке X таблицы даны значени  аргумента, в колонке У - значени  функции. В колонке У вьщелены наборы, соответствующие базам (64, 68, 72, 76, 80, 84, 88). В колонке X выделены 2 младших разр да (8 и 9), соответствующие k . Так как , то весь набор значений аргумента разбиваетс  на 2 секций (как показано в табл. 1), в каждой из которых 2 наборов. В колонке Приращени  выписываютс  приращени  каждого из наборов секции относительно базы. Например, дл  секции , содержащей наборы 80, 81, 82, 83, базе соответствует набор 80. Все наборы приращений нумеруютс , как показано в табл. 1. Ячейка накопител  3 будет содержать слово, состо щее из базы и номера набора приращений . Например, выше приведенной секции соответствует  чейка 0010100 накопител  3, в которой хранитс  слово 000001100 011. Дл  программировани  накопителей 8 составл етс  таблица, фрагмент которой показан в табл. 2. На вход дешифратора 7 поступает адрес, старшие три разр да которого есть номер набора приращений, а младшие - два младших разр да аргумента (8 и 9). В
3
 чейке накопител  8 хранитс  соответствующее приращение. Так, например , набору 85 соответствует  чейка с номерами 01101, в которой хранитс  приращение 001 (табл. 2), соответствующее этому набору (табл. 1).
Рассмотрим пример вычислени  значени  функции при Х 001001111. Старшие разр ды 0010011 поступают на дешифратор 1 и выбирают из накопител  3 слово 000001011 001.
Старшие разр ды выбранного слова (000001011), соответствующие базе, поступают на первую группу входов сумматора 10. Младшие разр ды (001), соответствуюшрне номеру набора приращений , и младшие разр ды (11) аргумента , образуют адрес 00111, который выбирает из накопител  8 приращение 001 (таВд. 2). Это приращение поступает на вторую группу входов сумматора 10, на выходе которого получаем искомое значение функции следующим образом
000001011 + 001
000001100
у 000001100 (табл. 2). I
Предлагаемое устройство имеет большую информационную емкость по отношению к базовому объекту, в качестве которого используетс  устройство Объем пам ти, необходимый
520364
дл  вычислени  значений функции в устройстве СО определ етс  как
H,(.).fo(), где п - разр дность аргумента; - мпадшие разр ды;
р - максимальное приращение на единицу разр да аргумента. Объем пам ти, необходимый дл  вычислени  значени  функции в предлагаемом устройстве, составл ет
)po(pM)
,
(2-i)eo()(p4i).2 .
( .
Например, дл  случа  и 1
N 19022 бит;
NJ 16296 бит.
Кроме того, полученна  оценка дл  N предполагает наихудший вариант наборов приращений, когда все наборы различны. Однако многие наборы приращений дл  разных баз совпадают и им присваиваютс  одинаковые номера, что значительно сокращает значение Nj. В устройстве fij этого сделать нельз , так как -все возможные наборы приращений дл  данной базы записывают в одной  чейке с базой, и если наборы приращений совпадают дл  различных баз, то они дублируютс .
Таким образом, введение в схему новых св зей позволило повысить информационную емкость посто нного запоминающего устройства.
Таблица 1
640010000000000 6500 1 00000 10000 66о о 1 о о оо 1 о0000 67001 о о оо 1 1о о о 0 6800100010000 о 0 6900 1 00 О1 01О 00 О 7000 10001100000 710010001 1 то о О о
о 00
000 01000база ,-. 0 1000000 01000000 0 1000000 01001база О 1 О О 1000 01001000 о 1 о о 1000
Продолжение табл.1

Claims (1)

  1. ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее первый и второй блоки памяти, выходы первого и одни выходы второго блоков памяти соединены с соответствующими входами сумматора, выходы которого являются выходами устройства, одни входы первого и входы второго блоков памяти являются соответствующими входами устройства, отличающееся тем, что, с целью повьяпения информационной емкости, другие выходы второго блока памяти соединены с другими входами первого блока памяти.
    >
    1 1152С
SU823527855A 1982-12-24 1982-12-24 Посто нное запоминающее устройство SU1152036A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU823527855A SU1152036A1 (ru) 1982-12-24 1982-12-24 Посто нное запоминающее устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU823527855A SU1152036A1 (ru) 1982-12-24 1982-12-24 Посто нное запоминающее устройство

Publications (1)

Publication Number Publication Date
SU1152036A1 true SU1152036A1 (ru) 1985-04-23

Family

ID=21041167

Family Applications (1)

Application Number Title Priority Date Filing Date
SU823527855A SU1152036A1 (ru) 1982-12-24 1982-12-24 Посто нное запоминающее устройство

Country Status (1)

Country Link
SU (1) SU1152036A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1.Авторское свидетельство СССР № 453739, кл. G 11 С 17/00, 1973. 2.Титце У., Шенк К. Полупроводникова схемотехника. Справочное руководство. М., Шр, 1982, с.342, рис. 19.40. *

Similar Documents

Publication Publication Date Title
US3978326A (en) Digital polynomial function generator
US4691299A (en) Method and apparatus for reusing non-erasable memory media
EP0034188A1 (en) Error correction system
RU97113713A (ru) Устройство и способ обработки информации
GB1468783A (en) Memory systems
US4414622A (en) Addressing system for a computer, including a mode register
DE3473520D1 (en) Circuit arrangement comprising a memory and an access control unit
US4635220A (en) Binary coded decimal number division apparatus
SU1152036A1 (ru) Посто нное запоминающее устройство
EP0180470B1 (en) Control system for deinterleaving memories in digital audio reproducing apparatus
US4549283A (en) Digital time delay circuit with high speed and large delay capacity
EP0057096A2 (en) Information processing unit
US4841462A (en) Random access memory and linear interpolation circuit comprising application thereof
US5548752A (en) Method and system for storing data in a memory device
US4516219A (en) Address designating method of memory and apparatus therefor
US4638454A (en) Digital data storage apparatus
JPS5758280A (en) Method for making memory address
US5802522A (en) Method and system of storing data blocks that have common data elements
SU1520592A1 (ru) Запоминающее устройство
US4530070A (en) Magnetic bubble memory device
SU980163A1 (ru) Посто нное запоминающее устройство
JPS5862686A (ja) 画像メモリ装置
SU1088073A2 (ru) Запоминающее устройство с обнаружением ошибок
SU1005069A1 (ru) Функциональный преобразователь
SU907587A1 (ru) Запоминающее устройство с коррекцией информации