Изобретение относитс к импульсн технике и предназначено дл формиро вани импульсое, используемых дл синхронизации, например, демодул то ров дискретной информации с прив зкой формируемой импульсной последовательн/рсти к фазе входных синхроимпульсов . Известно резонансное устройство синхронизации, содержащее входной преобразователь синхроимпульсов, высокоизбирательное резонансное уст ройство, вход которого св зан с выходом входного преобразовател , и подключенные к выходу резонансного устройства устройства формировани выходных импульсов lj . В этом устройстве синхронизации происходит вьщеление первой гармони входных синхроимпульсов, из напр жени которых затем формируютс выходные импульсы. Наиболее близким к предлагаемому вл етс устройство синхронизации, содержащее задающий генератор, счетчик импульсов, подключенньй к в ходу задающего генератора через блок добавлени - вычитани импульсов , входной преобразователь, выход которого через реверсивный счетчик св зан с входом управлени блока добавлени -вычитани и блок формиро вани выходного сигнала, вход которого подключен к счетчику импульсов , а выход св зан с входом управлени входного преобразовател 2J . Однако известное устройство характеризуетс недостаточно быстрым вхождением в синхронизм, обусловлен ным приближением к требуемой фазе добавлением или вычитанием множества мелких шагов, причем за один интервал между входными синхроимпул сами отрабатываетс только один такой шаг. Кроме того, при нерегул рном поступлении входных синхроимпульсов происходит сбой фазировки выходной последовательности. Целью изсбретени вл етс повышение надежности путем, ускорени пр в зки к входным синхроимпульсам при .их по влении и обеспечение длительного формировани импульсов пос пропадани входных синхроимпульсов. Поставленна цель достигаетс тем, что в фазируемый генератор синхроимпульсов, содержащий последо вательно соединенные задающий генератор и счетчик импульсов, а также входную и выходную шины, введены последовательно соединенные регистр пам ти и блок сравнени кодов, выход которого подключен к выходной шине, а вторые входы соединены с выходами счетчика импульсов и информационнь ми входами регистра пам ти, вход записи которого подключен к входной шине. На чертеже приведена функциональна схема фазируемого генератора синхроимпульсов. Устройство содержит последовательно соединенные задающий генератор 1, счетчик 2 импульсов, регистр 3 пам ти, выполненный, например на D -триггерах 4, блок 5 сравнени кодов, состо щий, например, из элементов 6 сравнени и элемента И 7, а также входную шину 8, соединенную .с входом записи регистра 3 пам ти, и выходную шину 9, подключенную к выходу блока 5. Устройство работает следующим .образом. Задающий генератор 1 генерирует импульсы с частотой, значительно большей частоты входных синхроимпульсов . С помощью двоичного счетчика 2 частота импульсов генератора 1 понижаетс таким образом, что на выходе последнего разр да счетчика 2 частота импульсов равна частоте входных.синхроимпульсов. При этом период импульсов с выхода первого разр да счетчика 2 импульсов не должен превышать абсолютной величины допустимой расфазировки входных синхроимпульсов и выходных импульсов устройства. Это определ етс соответствующим выбором частоты генератора .1 и числом разр дов счетчика 2 импульсов. При включении устройства в отсутствие входных синхроимпульсов в течение одного цикла работы счетчика 2 всегда имеетс така комбинаци состо ний его разр дов, котора совпадает с комбинацией случайных состо ний соответствующих разр дов регистра 3 пам ти. Это приводит к совпадению кодов на обоих входах блока 5 сравнени кодов, и на его выходе, а следовательно, и на выходной шине 9 по вл етс уровень логической единицы. В дальнейшем такой импульс на выходе устройства повтор етс в каждом цикле работы счетчика 2 импульсов. 31 При по влении первого синхроимпульса на входной шине 8 происходит запись текущего состо ни счетчика 2 в регистр 3 с одновременным срабатыванием блока 5 сравнени кодов, т.е. при первом же входном синхроимпульсе на выходе устройства по вл еТ с сфазирован1 ый с ним выходной импульс, который в дальнейшем независимо от наличи входных синхроимпульсов формируетс при новой зафиксированной в регистре 3 пам ти комбинации состо ний разр дов счетчика 2. Така последовательность выход ных импульсовформируетс неопределенно долгов При этом точность фазировани по последнему поступившему на вход устройства синхроимпульсу зависит только от стабильности задаюших генераторов, на передающей и при емной стороне системы св зи. 74 Таким образом, предлагаемое устройство обеспечивает надежную генерацию синхроимпульсов с возможностью вхождени в синхронизм по единственному входному синхроимпульсу и удержанием правильной фазы выходных импульсов в течение длительного времени . В св зи с этим наиболее целесообразным вл етс использование предлагаемого устройства совместно с селектором синхрогрупп цикловой синхронизации в тех случа х, когда в услови х приема с низкой достоверностью импульсы, соответствующие приему неискаженных синхрогрупп, нерегул рны (и вообще редки). При этом предполагаетс , -что веро тность ошибочного по влени входного синхроимпульса достаточно низка, что определ етс соответствующим выбором содовых комбинаций синхрогрупп.The invention relates to a pulse technique and is intended to form pulses used for synchronization, for example, discrete information demodulators with reference to the pulse / string to be formed to the phase of the input clock pulses. A resonant synchronization device is known, which contains an input converter of clock pulses, a highly selective resonant device whose input is connected to the output of an input converter, and connected to the output of a resonant device of an output pulse shaping device lj. In this synchronization device, the first harmonic of the input sync pulses is released, and the output pulses are then generated from the voltage. The closest to the present invention is a synchronization device containing a master oscillator, a pulse counter connected to the master oscillator through a pulse addition unit, an input transducer whose output is connected via a reversible counter to the control input of the addition modulator unit and the generation unit an output signal whose input is connected to a pulse counter, and the output is connected to the control input of the input converter 2J. However, the known device is characterized by insufficiently fast synchronization due to the approach to the required phase by adding or subtracting many small steps, and only one such step is worked out for one interval between the input sync pulses. In addition, if the input sync pulses are irregularly received, the phasing of the output sequence fails. The purpose of this is to increase reliability by speeding up the visibility to the input clock pulses when they appear and ensuring the long-term formation of pulses after the input clock pulses are lost. The goal is achieved by the fact that a sequentially connected memory register and a code comparison unit whose output is connected to the output bus and the second inputs are connected are inserted into a phased clock generator containing serially connected master oscillator and pulse counter, as well as input and output buses. with the outputs of the pulse counter and information inputs of the memory register whose recording input is connected to the input bus. The drawing shows a functional diagram of a phased clock generator. The device contains serially connected master oscillator 1, a pulse counter 2, a memory register 3 made, for example, on D-triggers 4, a code comparison unit 5 consisting, for example, of comparison elements 6 and AND 7, as well as input bus 8 connected to the recording input of the register 3 memory, and the output bus 9 connected to the output of the unit 5. The device operates as follows. The master oscillator 1 generates pulses with a frequency much higher than the frequency of the input clock. Using a binary counter 2, the frequency of the pulses of the generator 1 is reduced so that at the output of the last bit of counter 2, the frequency of the pulses is equal to the frequency of the input sync pulses. The period of the pulses from the output of the first bit of the counter 2 pulses should not exceed the absolute value of the permissible skew of the input clock pulses and output pulses of the device. This is determined by the appropriate choice of the frequency of the generator .1 and the number of bits of the counter 2 pulses. When the device is turned on in the absence of input clock pulses during one cycle of operation of counter 2, there is always such a combination of states of its bits that coincides with the combination of random states of the corresponding bits of memory register 3. This leads to the coincidence of the codes at both inputs of the code comparison unit 5, and at its output, and consequently, at the output bus 9, the level of the logical unit appears. Further, such a pulse at the output of the device repeats in each cycle of operation of the counter 2 pulses. 31 When the first clock pulse appears on the input bus 8, the current state of counter 2 is recorded in register 3 with simultaneous operation of block 5 of code comparison, i.e. At the first input sync pulse, the output of the device appears with an output pulse phased with it, which is then formed regardless of the presence of the input sync pulses with a new combination of discharge states of the counter 2 fixed in memory register 3. Such an output pulse sequence is formed indefinitely debts. At the same time, the accuracy of phasing at the last sync pulse received at the device input depends only on the stability of the driving generators, on the transmitting and receiving side with communication systems. 74 Thus, the proposed device provides reliable generation of clock pulses with the possibility of entering into synchronism on a single input clock pulse and holding the correct phase of the output pulses for a long time. In this connection, it is most appropriate to use the proposed device together with the sync group selector of the frame synchronization in those cases when, under conditions of reception with low reliability, the pulses corresponding to the reception of undistorted synchro groups are irregular (and rarely). In this case, it is assumed that the probability of an erroneous occurrence of an input sync pulse is sufficiently low, which is determined by the appropriate choice of soda combinations of sync groups.