SU1124376A1 - Устройство дл индикации - Google Patents

Abstract

УСТРОЙСТВО дл  ИНДИКАЦИИ, содержащее последовательно соединенные задатчик кодов и дешифратор, вы- ходы которого соединены с соответствующими информационными электродами соответствующих сегментных индикаторов , управл ющие электроды которых через соответствующие ключи соединены с соответствующими выходами распределител  импульсов, вход которого соединен с выходом генератора импульсов и входом первого формировател  длительности импульсов, выход которого через элемент задержки соединен с первым входом первого элемента И, второй вход которого соединен с выходом второго формировател  длительности импульсов, а выход соединен с установочным входом первого триггера, информационный вход которого соединен с шиной нулевого потенфиала устройства, а выход первого триггера соединен с одним из входов второго элемента И, другой вход которого соединен с тактирующим входом первого триггера и выходом второго триггера, вход которого соединен с выходом делител  частоты, вход которого соединен с одним из входов второго формировател  длительности импульсов и одним из входов распределител  импульсов, соответствующий выход которого соединен с другим входом второго формировател  длительности импульсов, выход второго элемента И соединен с одним из входов первого элемента ИЛИ, выход которого соединен с управл ющим входом дешифратора , отличающеес  тем, что, с целью повьш1ени  надежности устройства, оно содержит блок сравнени , третий элемент И и последовательно соединенные третий триггер , четвертый элемент И и второй элемент ИЛИ, выход которого соединен с управл ющим входом задатчика кодов, другой вход второго элемента ИЛИ соединен с выходом первого триггера , выход первого формировател  длительности импульсов соединен с одним из входов третьего и другим входом четвертого элементов И, второй выход третьего триггера соединен с управл ющим входом блока сравнени  и другим входом третьего элемента И, выход которого подключен к другому входу первого элемента ИЛИ, выход второго формировател  длительности импульсов соединен с входом третьего триггера, информационные входы блока сравнени  соединены с соответствующими выходами дешифратора, а выход его подключен к третьему входу первого элемента И.

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть применено в устройствах отображени  цифровой информа1Ц{и.

Известно устройство дл  индика;(ИИ, 5 содержащее последовательно соединенные регистры, элементы коммутации, дешифратор, блок опроса, формирователи и индикаторные элементы ij .

Недостаток известного устройства fO обусловлен его низкой надежностью.

Наиболее близким техническим решением к изобретению  вл етс  устройство дл  индикации, содержащее последовательно соединенные задат- 15 зик кодов, дешифратор, сегментные индикаторы, ключи,распределитель импульсов и генератор импульсов, выход которого соединен через первый формирователь длительности импульса.,элемент задержк первый элемент И с входом первого триггера, второй формирователь длительности импульса, последовательно соединенные делитель частоты, второй триггер, второй элемент И и первый элемент ШШ, вход которого соединен с управл ющим входом дешифратора 2 . Данное устройство характеризуетс  также низкой надежностью, св занной с невозможностью определени  неисправности типа обрьш в цепи управлени  сегмента (сегмент индикатора, элемент И-НЕ - дешифратор), выход из стро  управл ющего ключа (обрыв в цепи ключа) дешифратора, короткое замыкание в цепи сегмента индикатора . Цель изобретени  - повьш1енйе надежности устройства. Поставленна  цель достигаетс  тем, что в устройство дл  индикации, содержащее последовательно соединенные задатчик кодов и дешифратор, выходы которого соединены с соответствующими информационньми электродами . соответствующих сегментных индикаторов , управл ющие электроды которых через соответствующие ключи соединены с соответствующими выходами распределител  импульсов, вход которою соединен с выходом генерато ра импульсов и входом первого формировател  дпительности импульсов, которого через элемент задержки соединен с первым входом первого эле мента И, второй вход которого соединен с выходом второго формировател  длительности импульсов, а выход

соединен с установочным входом первого триггера, информационный вход которого соединен с шиной нулевого потенциала устройства, а выход первого триггера соединен с одним из входов второго элемента И, другой вход которого соединен с тактирую цим входом первого триггера и выходом второго триггера, вход которого соединен с выходом делител  частоты вход которого соединен с одним из входов второго формировател  длителности импульсов и одним из входов распределител  импульсов, соответствующий выход которого соединен с другим входом второго формировател  длительности импульсов, выход второго элемента И соединен с одним из входов первого элемента ИЛИ, выход которого соединен с управл ющим входом дешифратора, введены блок сравнени , третий элемент И и последовательно соединенные третий триггер, четвертый элемент И и второй элемент ИЖ, выход которого соединен с управл ющим входом задатчика кодов , другой вход второго элемента . ИЛИ соединен с выходом первого триггера , выход,первого формировател  длительности импульсов соединен с одним из. входов третье.О и другим входом четвертого элементов И, выход третьего триггера соединен с управл ющим входом блока сравнени  и другим входом третьего элемента И, выход которого подключен к другому входу первого элемента ИЛИ, выход второго формировател  длительности импульсоа соединен с входом третьего триггера, информационные входы блока сравнени  соединены с соответствующими выходами дешифратора, а выход его подключен к третьему входу первого элемента И. На фиг.1 представлена функциональна   схема предлагаемого устройства j на фиг.2 - временные диаграммы , по сн юпше его работу} на фиг.Зпринципиальна  схема блока сравнени  .. Устройство включает генератор 1 импульсов, распределитель 2 импульсов , ключи 3, сегментные индикаторы А, формирователи 5 и 6 длительности импульсов, элемент 7 задержки, блок 8 сравнени , элемент 9 И, вход 10 устройства, триггер 11, делитель 12 частоты, триггер 13, элемент 14 И, элемент 15 ИЛИ, задатчик 16 кодов, элемент 17 И, триггер 18, дешифратор 19, элемент 20 ИЛИ, элемент 21 И, шину 22 нулевого потенциала. Устройство работает следующим об разом. Генератор 1 импульсов опроса пер ключает распределитель 2 импульсов, выходные сигналы которого обеспечивают последовательное подключение ин дикаторов 4 к источнику питани  посредством ключей 3. Сигналы с первого и последнего выходов распределител  2 импульсов .поступают на входы формировател  5 импульсов цикла индикации, который вырабатывает импульс длительностью, равной времени опроса всех индикато ров , вход и(их в устройство индикации . Формирователь 6(коротких импуль сов) , вход которого соединен с выходом генератора 1 импульсов, вырабатывает импульсы синхронно с под кл чением каждого индикатора к исто нику питани . Длительность импульсо выбираетс  небольшой, чтобы не нару шить нормальной работы индикаторов 4. Эти гошульсы поступают на первые входы элементов 17 и 21 И,на вторые входы которых поступают сигналы соответственно с пр мого и инверсно го выходов триггера 18, на счетный вход которого поступают импульсы с выхода формировател  5 импульсов цикла индикации. С выходов элементов 17 и 21 И импульсы череэ элемент 15 ИЛИ и эле мент 20 ИЛИ поступают соответственн на вход гашени  дешифратора 19 и на управл ющий вход задатчика 16 кодов При наличии импульсов на входе г шени  все выходы дешифратора 19 ста нов тс  открытыми схемами. Выходы дешифратора соедин ютс  с катодами (анодами) индикаторов 4 и с первыми входами блока 8 сравнени , на второй вход которого поступает сигнал с пр мого выхода триггера 18. При этом подаче импульсов на вход гашени  дешифраторов соответствует единичный уровень сигн,ала на пр мом выходе триггера 18. Блок 8 обеспечивает сравнение каждого из сигналов, поступающих на .первые входы (сигналов с выхода дешифратора), с сигналом, поступающим на второй вход (сигналов 76 с пр мого выхода третьего триггер), и при их несоответствии (неравнозначности ) выдает сигнал, соответствующий логической 1. Следовательно, если цепь какоголибо сегмента индикатора оборвана либо имеет место короткое замыкание в цепи управлени  каким-либо сегментом, то в соовтетствующей цепи на первый вход блока 8 поступает сигнал логического О, а на выходе блока неравнозначности по вл етс  сигнал логической 1. В следующем цикле индикации триг- гер 18 переключаетс  в нулевое состо ние . При этом на второй вход блока 8 поступает сигнал, соответствующий логическому О, а импульсы с формировател  6 через элемент 21 И и элемент 20 ШШ поступают на управл ющий вход задатчика 16 кодов, обеспечива  на входе дешифратора 19 код, соответствующий свечению всех сегментов индикаторов Если при этом в цепи какого-либо сегмента индикатора имеет место короткое замыкание или выход из стро  управл ющего ключа (обрыв в цепи ; ключа) дешифратора, то в соответствующей цепи на первый вход блока 8 поступает сигнал логической 1, что также вызывает по вление на выходе блока сигнала логической 1. Сигналы с выхода блока 8 и форми ровател  5 (импульсов цикла) посту-, пают на входы второго элемента И 9. На третий вход элемента 9 И поступают импульсы с формировател  6 (коротких импульсов) через элемент 7 задержки , обеспечивающие задержку переднего фронта импульсов, компе сир ющую схемную задержку элементов V 15, 21 и 8 или 21, 20, 16, 19 и 8.1 Эти импульсы разрешают прохо щенйе сигнала с выхода блока 8 (сигнала о неисправности в цеп х сегментов индикаторов) во врем  индикации на первь вход триггера It (в качестве которого используетс i) триггер ), вызыва  при наличии неисправного сегмента его переключение в единичное состо ние. Обратное пере- ключение триггера в исходное (нуле-: вое) состо ние осуществл етс  сигналом с выхода второго (счетного) тр г ера в каждом цикле контрол . Так как импульс с формировател  6 (коротких импульсов) поступает. синхронно с опросом индикаторов, то таким образом производитс  проверка исправности цепей сегментов всех индикаторов устройства. При возникновении неисправности в цепи какого-либо сегмента, т.е. при переключении триггера 11 в состо ние , соответствующее логической 1, выходной сигнал триггера через второй элемент 20 ИЛИ поступает на управл ющий вход задатчика кодов, с выхода которого на входы дешифратора 19 поступает код, соответствующий свечению всех сегментов индикаторов и по несвет щемус  сегменту опрэде л етс  неисправный индикатор (цепь сегмента). Дл  идентификации режима подачи тестового кода предусматриваетс  мигание всех индикаторов 4, на которых высвечивание всех сегментов чередуетс  с их гашением. Частота мигани  задаетс  делителем 12 частоты сигнал с выхода которого поступает на вход счетного триггера 13 и с выХОД9 на вход элемента 14 И, на второй вход которого поступает сигнал с выхода триггера 11. Если все индикаторы и цепи управлени  исправны, триггер 11 находитс  в исходно состо нии и сигнал, соответствуюпц й логическому О, запрещает прохождение сигнала со счет ного триггера 13 на вход гашени  дешифратора. При обнаружении неисправности триггер 11 переключаетс  в состо ние 1, разреша  прохож. дение сигнала со счетного триггера 13 на вход гашени  дешифратора и вьг зыва  тем самым мигание индикаторов 4. При необходимости продолжить работу с неисправным индикатором 4 необходимо подать блокирующий сигнал на вход элемента 9 И (по входу 10 устройства). Следовательно, в устройстве посто нно (с чередованием от цикла к циклу индикации) осуществл ютс  два вида контрол : имевший место в известном устройстве контроль на отсутствие обрыва в цепи сегмента индикатора и на отсутствие короткого замыкани  в цепи управлени  сегментом; дополнительно введенный в устройство контроль на отсутствие ко- : роткого замыкани  в цепи сегмента индикатора и на отсутствие обрыва в цепи управлени  сегментом. Чередование контрол  происходит благодар  использованию триггера 18, обеспечиваницего поочередное поступление импульсов с формировател  6 либо на вход гашени  дешифратора 19 либо на управл ющий вход задатчика кодов 16, т.е. схема обеспечивает полный контроль не только сегментных индикаторов, но и соответствую1ЦИХ схем управлени  (дешифратора) . При обнаружении любой из перечисленных неисправностей предлагаемое устройство автоматически перехо- дит в режим диагностики, позвол ющий идентифицировать неисправньй индикатор и своевременно заменить, что в целом приводит к повьш1ению надежности работы устройства.

тестового нода

f/OpMOjrb/ Cfff

Рив.

Вь/хоЗ

/

- дыжод

Фие.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ИНДИКАЦИИ, содержащее последовательно соединенные задатчик кодов и дешифратор, вы? ходы которого соединены с соответствующими информационными электродами соответствующих сегментных индикаторов, управляющие электроды которых через соответствующие ключи соединены с соответствующими выходами распределителя импульсов, вход которого соединен с выходом генератора импульсов и входом первого формирователя длительности импульсов, выход которого через элемент задержки соединен с первым входом первого элемента И, второй вход которого соединен с выходом второго формирователя длительности импульсов, а выход соединен с установочным входом первого триггера, информационный вход которого соединен с шиной нулевого потенфиала устройства, а выход первого триггера соединен с одним из входов второго элемента И, другой вход которого соединен с тактирующим входом первого триггера и выходом второго триггера, вход которого соединен с выходом делителя частоты, вход которого соединен с одним из входов второго формирователя длительности импульсов и одним из входов распределителя импульсов, соответствующий выход которого соединен с другим входом второго формирователя длительности импульсов, выход второго элемента И соединен с одним из входов первого элемента ИЛИ, выход которого соединен с управляющим входом дешифратора, отличающееся тем, что, с целью повышения надежности устройства, оно содержит блок сравнения, третий элемент И и последовательно соединенные третий триггер, четвертый элемент И и второй элемент ИЛИ, выход которого соединен с управляющим входом задатчика кодов, другой вход второго элемента q ИЛИ соединен с выходом первого триггера, выход первого формирователя длительности импульсов соединен с одним из входов третьего и другим входом четвертого элементов И, второй выход третьего триггера соединен с управляющим входом блока сравнения и другим входом третьего элемента И, выход которого подключен к другому входу первого элемента ИЛИ, выход второго формирователя длительности импульсов соединен с входом третьего триггера, информационные входы блока сравнения соединены с соответствующими выходами дешифратора, а выход его подключен к третьему входу первого элемента И.