SU1124307A1

SU1124307A1 - Priority device

Info

Publication number: SU1124307A1
Application number: SU833631868A
Authority: SU
Inventors: Вадим Александрович Авдеев; Анатолий Иванович Нестеренко
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1983-08-12
Filing date: 1983-08-12
Publication date: 1984-11-15

Abstract

УСТРОЙСТВО ПРИОРИТЕТА, содержащее дна регистра, первую группу элементов И и элемент ИЛИ, причем единичный выход каждого разр да первого регистра соединен с первьвл входом одноименного элемента И первой группы, выход каждого элемента И первой группы соединен с единйчньм входом одноименного разр да второго регистра, входы элементов И первой группы соединены с первьм тактовым входом устройства, нулевой выход i-ro ( i 1, ..., n,nчисло запросов) разр да первого регистра соединен с соответствующим входом каждого j-ro ( jr i+i,.., ,п) элемента И первой группы, отличающеес - тем, что с целью расширени области применени за счет возможности последовательного обслуживани запросов, устройство содержит вторую, третью группы элементов И и две 1руппы элементов ИЛИ, причем каждый запросный вход устройства соединен с первым входом одноименного элемента ИЛИ первой группы, выход которогосоеди-нен с единичным входом одноименного разр да первого регистра, нулевой вход каждого разр да первого регистра соединен с выходом одноименного элемента ИЛИ второй группы, вторые входы элементов ИЛИ первой группы соединены с выходами соответствующих элементов И второй группы, первые входы которых соединены с вторым тактовым входом устройства, третий тактовый вход соединен с первыми входами элементов И третьей группы, вторые входы которых соединены с единичными выходами одноименных разр дов второго регистра и с вторыми входами одноименных элементов И второй группы, вход сброса устройства соединен с первьии входами элементов ИЛИ второй группы и с нулевыми входами разр дов второго регистра, нулевые выходы разр дов первого регистра соединены с входами элемента ИЛИ, выход которого вл етс сигналь4i ным выходом устройства, каждый выход которого соединен с выходом одоо ноименного элемента И первой группы, вторые входы элементов ИЛИ второй группы соединены с выходами одноименных элементов и третьей группыA PRIORITY DEVICE containing the register bottom, the first group of AND elements and the OR element, the unit output of each bit of the first register is connected to the first input of the AND element of the first group of the same name, the output of each element of the first group is connected to the single input of the second register of the same name of the second register, inputs elements of the first group are connected to the first clock input of the device, zero output i-ro (i 1, ..., n, n number of requests) of the first register bit is connected to the corresponding input of each j-ro (jr i + i, .., , n) element And first In order to expand the field of application due to the possibility of sequential servicing of requests, the device contains a second, third groups of AND elements and two groups of OR elements, each request input of the device connected to the first input of the OR element of the same name, output which is connected to a single input of the same name of the first register of the same name, the zero input of each bit of the first register is connected to the output of the element of the same name OR the second group, the second inputs of the elements OR of the first group are connected to the outputs of the corresponding elements AND of the second group, the first inputs of which are connected to the second clock input of the device, the third clock input is connected to the first inputs of elements AND of the third group, the second inputs of which are connected to the single outputs of the second bits of the second register and the second inputs elements of the same name AND the second group, the device reset input is connected to the first inputs of the elements OR of the second group and with zero inputs of the second register bits, zero outputs of the bits of the first th register are connected to inputs of the OR gate, the output of which is signal4i you to exit unit, each output of which is connected to the output of the AND odoo noimennogo first group, the second inputs of OR elements of the second group are connected to outputs of similar elements of the third group and

Description

Изобретение относитс к вычислительной технике и может быть использовано в вычислительных системах с приоритетами.The invention relates to computing and can be used in computer systems with priorities.

Известно устройство приоритета, содержащее элементы ИЛИ, регистр, две группы элементов И и элементA priority device is known that contains the OR elements, a register, two groups of AND elements and an element

задержкиCllОднако быстродействие известного устройства недостаточно.Delays Cll However, the speed of a known device is not enough.

Наиболее близким к предлагаемому по технической сущности и достигаемому результату вл етс устройство приоритета, содержащее два регистра , генератор импульсов, группу элементов И и элемент ИЛИ, причем единичные входы первого регистра вл ютс входами запросов устройства, выходы которого соединены с единичными выходами второго регистра, нулевые выходы которого соединены с входами сброса первого регистра 21.The closest to the proposed technical essence and the achieved result is a priority device containing two registers, a pulse generator, a group of elements AND and an OR element, and the single inputs of the first register are the requests of the device whose outputs are connected to the single outputs of the second register, zero the outputs of which are connected to the reset inputs of the first register 21.

Недостатком этого устройства вл етс узка область применени .A disadvantage of this device is the narrow field of application.

Цель изобретени - расширение области применени устройства за счет возможности последовательного обслуживани запросов.The purpose of the invention is to expand the field of application of the device due to the possibility of sequential service requests.

Поставленна цель достигаетс тем, что в устройство приоритета, содержащее два регистра, первую -группу элементов И и элемент ИЛИ, причем единичный выход каждого разр да первого регистра соединен с единичным входом одноименного разр да второго регистра, вторые входы элементов И первой группы соединены с первым тактовым входом устройства нулевой выход i-го ( i 1, , . . , п , пчисло запросов) разр да первого регистра соединен с соответствующим входом каждого j-го (j - f-1-1, . .. , п) элемента И первой группы, введены втора , треть группы элементов И и две группы элементов ИЛИ , причем каждый запросный вход устройства соединен с первЕЛм входом одноименног элемента ИЛИ первой группы, выход которого соединен с единичным входо одноименного разр да первого регист нулевой вход каждого разр да первого регистра соединен с выходом одноименного элемента ИЛИ второй группы , вторые входы элементов ИЛИ перзч вой группы соединены с выходами соответствующих элементов И второй группы, первые входы которых соединны с единичными выходами одноименных разр дов второго регистра и с вторыми входами одноименных элементов И второй группы, вход сброса устройства соединен с первыми входами элементов ИЛИ второй группы иThe goal is achieved by the fact that a priority device containing two registers, the first group of AND elements and the OR element, the single output of each bit of the first register is connected to the single input of the same register of the second register, the second inputs of the And elements of the first group are connected to the first the clock input of the device is the zero output of the i-th (i 1,,., p, number of requests) bit of the first register connected to the corresponding input of each j-th (j - f-1-1, ..., n) of the AND element the first group, entered into the second, third group of elements AND ve group of elements OR, each request input device is connected to the first input of the same element OR of the first group, the output of which is connected to the single input of the first register of the same name, zero input of each digit of the first register connected to the output of the same element of the second group, second inputs of the elements OR a perzch group is connected to the outputs of the corresponding elements AND of the second group, the first inputs of which are connected to the single outputs of the same-named bits of the second register and to the second inputs of bottom elements AND the second group, the device reset input is connected to the first inputs of the elements OR of the second group and

с нулевыми входами р зр дов второго регистра, нулевые выходы разр дов первого регистра соединены с входами элемента ИЛИ, выход которого вл етс сигнальным выходом устройства , каждый выход которого соедине ;с выходом одноименного элемента И первой группы, вторые входы элементов ИЛИ второй группы соединены с выходами одноименных элементов И третьей группы.with the zero inputs of the second register bits, the zero outputs of the bits of the first register are connected to the inputs of the OR element, the output of which is the signal output of the device, each output of which is connected; to the output of the same element AND of the first group, the second inputs of the OR elements of the second group are connected to outputs of the same name elements And the third group.

На чертеже приведена структурна схема предлагаемого устройства.The drawing shows a block diagram of the proposed device.

Устройство содержит триггеры 1 первого регистра, элементы И 2 первой группы, элемент ИЛИ 3, тригерры 4 второго регистра, элементы И 5 второй группы, элементы И б третьей группы, элементы ИЛИ 7 и 8 первой и второй групп соответственн тактовый вход 9, выходы 10, тактовы входы 11 и 12, запросные входы 13, вход 14 сброса, сигнальный выход 15 устройства.The device contains triggers 1 of the first register, elements AND 2 of the first group, element OR 3, trigger 4 of the second register, elements AND 5 of the second group, elements AND b of the third group, elements OR 7 and 8 of the first and second groups, respectively, clock input 9, outputs 10 , clock inputs 11 and 12, query inputs 13, reset input 14, signal output 15 of the device.

Работа устррйства осуществл етс следующим образом.The operation of the device is as follows.

На вход -14 поступает .сигнал, который устанавливает в нулевое состо ние триггеры 1 и 4. Затем выполн етс последовательный обход триггеров , наход щихс в единичном состо нии . Если триггер 1 имеет единичное значение, то по сигналу, приход щему на вход 9, через элемент И 2 происходит передача единичного значени триггера 1 в триггер 4. С поступлением сигнала на тактовый вход 11 осуществл етс подключение через элементы И 5 и 2 единичного выхода триггера 4 к нулевому входу триггера 1 и происходит сброс триггера 1 в нулевое состо ние. Если еще имеютс триггеры из множества в единичном состо нии, то на выходе 15 сигнал равен i и описанна процедура повтор етс дл следующего триггера 1, наход щегос в единичном состо нии. Приоритетный пере:ход от одного триггера к другому реализуетс с помощью элементов И 2 и соответствующих их св зей с триггерами 1.The input -14 receives a signal that sets the triggers 1 and 4 to the zero state. Then a sequential bypass of the triggers that are in the single state is performed. If trigger 1 has a single value, then a signal arriving at input 9 sends a single value of trigger 1 to trigger 4 through element 2, and a signal arrives at input input 11 through elements I 5 and 2 of single output trigger. 4 to the zero input of the trigger 1 and the trigger 1 is reset to the zero state. If there are still triggers from the set in the single state, then at the output 15, the signal is equal to i and the described procedure is repeated for the next trigger 1, which is in the single state. Priority transfer: the move from one trigger to another is realized with the help of And 2 elements and their corresponding connections with triggers 1.

В том случае, если осведомительный сигнал на выходе 15 равен О то по сигналу, поступающему на вход 12 устррйства, производитс передача содержимого триггера 4 в триггеры 1, т.е. восстанавливаетс первоначальное состо ние триггеров 1,In the event that the warning signal at output 15 is equal to O, then the signal received at the input 12 of the device transfers the contents of trigger 4 to triggers 1, i.e. The initial state of the triggers 1 is restored,

Применение изобретени позвол ет расширить область применени устройства .The application of the invention allows to expand the field of application of the device.

1313

Claims

A PRIORITY DEVICE containing two registers, a first group of AND elements and an OR element, with a single output of each bit of the first register connected to the first input of the same element AND of the first group, the output of each element

And the first group is connected to a single input of the same category discharge of the second register, the second inputs of the elements And of the first group are connected to the first clock input of the device, the zero output of the i-th (i = 1, ..., η, .η number of requests) discharge of the first register is connected with the corresponding input of each j-th (j- ί + 1, ..., η) element And of the first group, characterized in that in order to expand the scope due to the possibility of sequential servicing of requests, the device contains a second, third group of elements And two groups of OR elements, each the device input is connected to the first input of the same element OR of the first group, the output of which is connected to the single input of the same category of the first register, the zero input of each category of the first register is connected to the output of the same OR element of the second group, the second inputs of the OR elements of the first group are connected to the outputs of the corresponding elements of the second group, the first inputs of which are connected to the second clock input of the device, the third clock input is connected to the first inputs of the elements of the third group, the second odes are connected to the outputs of similar single bits of the second register and the second inputs of like elements and the second group, the reset input device coupled to the first inputs of OR elements of the second group and with zero-input bits of the second register, zero bits of the first register outputs are connected to inputs of element

OR, the output of which is the signal output of the device, each output of which is connected to the output of the same element AND of the first group, the second inputs of the OR elements of the second group are connected to the outputs of the same elements AND of the third group.