SU1123030A1

SU1123030A1 - Number sorting device

Info

Publication number: SU1123030A1
Application number: SU833643654A
Authority: SU
Inventors: Анатолий Алексеевич Мельник; Иван Григорьевич Цмоць
Original assignee: Предприятие П/Я В-8751
Priority date: 1983-09-22
Filing date: 1983-09-22
Publication date: 1984-11-07

Abstract

УСТРОЙСТВО ДЛЯ СОРТИРОВКИ ЧИСЕЛ, содержащее (ц-)) чеек анализа (И - количество сортируемых чисел), кажда из которых включает схему сравнени , коммутатор и регистр, выходы разр дов которого соединены с первыми группами входов коммутатора и схемы сравнени , выход которого подключен к управл ющему входу коммутатора , информационные входы первой группы устройства соединены с установленными входами регистра первой чейки анализа, выходы коммутатора 4-й чейки анализа, где - 1,2,..., (п-2), соединены с установочными входами регистра (/+1)-й чейки анализа , отличающеес тем, что, с целью повьпиени быстродействи , в каждую чейку анализа введены (П-1) регистров, -а -ю чейку анализа i коммутаторов, а в J -ю: чейку анализа, где j 2,3,..., (tt-1), введены (j-1) схем сравнени , причем информационные входы k-й группы устройства, где k - 2,3,...,ii, подключены к установочным входам k-го регистра первой чейки анализа в К-и чейке анализа, где с 1,2,..., (П-1), выходы разр дов регистров с второго по A DEVICE FOR SORTING NUMBERS containing (C-) analysis cells (AND is the number of sorted numbers), each of which includes a comparison circuit, a switch and a register, the bits of which are connected to the first groups of inputs of the switch and a comparison circuit whose output is connected to to the control input of the switch, the information inputs of the first group of the device are connected to the set inputs of the first analysis register register, the switch outputs of the 4th analysis cell, where is 1,2, ..., (p-2), are connected to the register setup inputs (/ +1) Th ki analysis, characterized in that, in order to control the speed, in each cell of the analysis entered (P-1) registers, -a -th cell analysis i switches, and J -yu: cell analysis, where j 2,3 ,. .., (tt-1), introduced (j-1) comparison circuits, with the information inputs of the k-th device group, where k is 2,3, ..., ii, connected to the installation inputs of the k-th register of the first cell analysis in K-cell analysis, where with 1,2, ..., (P-1), the outputs of the bits of the registers from the second to

Description

Изобретение относитс к вычислительной технике и может быть использовано в специализированных устройст вах обработки информации, предназначенных дл сортировки массивов данны в реальном масштабе времени. В задачах, св занных с обработкой данных сейсморазведки, гидроакустики при распознавании образов необходимо производить сортировку данных. Причем часто сортировку необходимо производить в реальном масштабе времени , т.е. с той же частотой, с которой noctynaroT данные. Известно устройствоДЛЯ сортировки mП -разр дных чисел, содержащее rt регистров, П схем сравнени , схемы сравнени , элементы И и запрета, коммутатор, переключатели . Недостатком устройства вл етс наличие механических элементов, снижающих его надежность. Наиболее близким по технической сущности к предлагаемому вл етс устройство дл сортировки чисел, содержащее гп чеек, где W - количество чисел в выходном множестве, причем кажда чейка содержит элемент сравнени и приемный регистр, выходы разр дов которого соединены с первой группой информационных входов элемен та сравнени , кажда чейка содержит коммутатор и регистр результата, причем выходы регистра результата соединены с второй группой информационных входов элемента сравнени и первой группой информационных входов коммутатора, установочные входы приемного регистра вл ютс информационными входами чейки, а выходы разр дов приемного регистра соединен с установочными входами регистра ре-р зультата и с второй группой информационных входов коммутатора, а выходы коммутатора вл ютс выходами чейки входы установки приемного регистра и регистра результата -в исходное состо ние соединены с входом установки устройства в исходное состо ние, вхо управлени записью приемного регистра и первый вход управлени записью регистра результата соединены с входом тактовых сигналов устройства, выход элемента сравнени соединен с вторым входом управлени записью регистра результата и управл ющим входом коммутатора, управл ющий вход эл мента сравнени соединен с управл ющим входом ycTpoi cTsa, группы информационных входов каждой чейки, кроме первой, соединены с группой выходов предьщущей чейки, а группа информационных входов первой чейки вл етс группой информационных входов устройства 2. Недостатком известного устройства вл етс низкое быстродействие. Цель изобретени - повьшение быстродействи . i Поставленна цель достигаетс тем, что в устройстве дл сортировки чисел , содержащем (rt-l) чеек анализа (И - количество сортируемых чисел), кiaждa из которых включает схему сравнени , коммутатор и регистр, выходы разр дов которого соединены с первыми группами входов коммутатора и схемы сравнени , выход которого подключен к управл ющему входу коммутатора , информационные входы первой группы устройства соединены с установленными входами регистра первой чейки анализа, выходы коммутатора А -и чейки анализа, где i 1,2,...,(П-2),. соединены с установочными входами регистра (1+1)-й чейки анализа, в каждую чейку анализа введены (11-1) регистров, в 4 гю чейку анализа i коммутаторов BJ -ю чейку анализа, гдеj 2,3,..., (И-1) введены (J-1) схем сравнени , причем информационные входы k-и группы устройства, где k 2,3,...,и, подключены к установочным входам k-ro регистра первой чейки анализа в Е-ой чейке анализа, где 1,2(n-l), выходы разр дов регистров с второго по (Р-1)-й подключены к первой группе входов соответствующего коммутатора,выходы коммутаторов с второго по (+1)-й и регистров с (5+2)-го по и-и 1-й чейки анализа соединены с установочными входами соответствующих регистров (+1)-й чейки анализа, выходы ко тутаторов (11-1)-й чейки анализа вл ютс выходами устройства, в -и чейке анализа выходы разр дов (+1)-го регистра соединены с вторыми группами входов коммутаторов с первого по Р-й и схем сравнени с первой по t -ю, выходы которых соединены с управл ющими входами коммутаторов соответственно с второго по j -и, в первой чейке анализа выходы разр дов первого регистра .-подключены к первой группе входов второго коммутатора, в каждой -ой чейке выходы регистров с первого по (}-1)-й соединены с третьей группой входов коммутаторов с второго по j -и, вторые управл ющие входы которых соединены с выходами схем -сравнени соответственно с второй по }.-ю, а выходы разр довj -го регистра подключены к второй группе входов (j+1)-ro коммутатора. На чертеже представлена функциональна схема предлагаемого устройства . Устройство содержит ц -1 чеек If , 1л ,..., 1(.1 анализа (О - количеств чисел в группе), кажда из которых содержит ц регистров 2 . ,2,... ,2, схем сравнени 3(,32,...,3 и 1+ 1 коммутаторо-в ком мутаторы 4 и 4, в каждой чейке 1- анализа двухходовые, а остальные трехвходовые. Устройство работает следующим образом. По каждому импульсу происходит запись новой группы сортируемых чисе с входов устройства в первую чейку анализа 1 и информации с выходов предьщущих чеек 1j в последующие . В каждой чейке 1 анализа происходит сравнение содержимого регист ра содержимым регистров 2,..., Результат сравнени (1 - если содержимое регистра 2 меньше содержимого соответствующего регистра 2,..., 2,, или О - если содержимое регистра больше или равно содержимому соответствующего регистра 2,..., 2;) со схем сравнени 3г ,... поступает на управл юпще входы соответствующих коммутаторов 4,... 4 . Сигнал логической 1 на управл ющем входе коммутаторов 4;j и 4- , устанавливает их в положение, когда на их выход поступает информаци с первых входов, а при сигнале логического О на управл ющем входе этих коммутаторов на выход поступает информаци с вторых входов . В зависимости от значени сигна лов на управл ющих входах трехвход. ных коммутаторов на их выход поступает информаци с первых (на первом и втором управл ющем входе сигналы логического О), вторых (на первом управл ющем входе сигнал логической 1, на втором логического О) или третьих (на первом и втором управл ющем входе сигналы логической 1) входов. В каждой чейке-1 анализа происходит определение места положени числа, записанного в регистре по отношению к просортированным числам, записанным в регистрах 2j,...,2. На выходах коммутаторов 4,...,4 каждой чейки 1 анализа получаем группу из +1 просортированных ,чисел (большее число на выходе коммутатора , меньшее на выходе коммутатора , ). Просортированные числа получаем на выходе чейки 1i. анализа, после прохождени их через все чейки анализ ,1. ,..., 1« i Устройство работает на Конвейерному принципу. Кажда чейка 1 анализа устройства вл етс отдель- ной ступенью конвейера. Наличие в каждой чейке регистров 2,... ,2 позвол ет совместить во времени обработку информации во всех чейках анализа. Поэтому быстродействие устройства определ етс временем прохождени информации через чейку 1/ анализа, т.е. тактом конвейера, и не зависит от количества сортируемых чисел. Данное врем определ етс формулой -ср в -ifOM где tpr :- врем записи в регистр; tj,.- - врем сравнени чисел на схеме сравнени ;, врем задержки информации на коммутаторе. По сравнению с известный в предлагаемом устройстве, врем сортировки в котором составл ет 2 ш тактов, быстродействие значительно повышено.The invention relates to computing and can be used in specialized information processing devices designed to sort arrays of data in real time. In the tasks related to the processing of seismic data, hydroacoustics, when recognizing images, it is necessary to sort the data. Moreover, it is often necessary to sort in real time, i.e. with the same frequency with which noctynaroT data. A device is known for sorting MP-digit numbers containing rt registers, P comparison circuits, comparison circuits, AND and prohibition elements, a switch, switches. The disadvantage of the device is the presence of mechanical elements that reduce its reliability. The closest in technical essence to the present invention is a device for sorting numbers containing gp cells, where W is the number of numbers in the output set, each cell containing a comparison element and a receiving register, the bit outputs of which are connected to the first group of information inputs of the comparison element , each cell contains a switch and a result register, with the outputs of the result register connected to the second group of information inputs of the comparison element and the first group of information inputs to the switch a, the receiving inputs of the receiving register are information inputs of the cell, and the outputs of the bits of the receiving register are connected to the installation inputs of the result register and the second group of information inputs of the switch, and the outputs of the switch are the outputs of the receiving register and result register settings the initial state is connected to the setup input of the device to the initial state, the input register control input control and the first result register recording control input are connected to the input device signals, the output of the reference element is connected to the second control input of the result register and the control input of the switch, the control input of the comparison element is connected to the control input ycTpoi cTsa, the information input groups of each cell, except the first, are connected to the output cell of the previous cell and the group of information inputs of the first cell is a group of information inputs of the device 2. A disadvantage of the known device is the low speed. The purpose of the invention is to increase the speed. i The goal is achieved in that the device for sorting numbers containing (rt-l) analysis cells (AND is the number of sorted numbers), each of which includes a comparison circuit, a switch and a register, the outputs of which bits are connected to the first groups of switch inputs and comparison circuits, the output of which is connected to the control input of the switch, the information inputs of the first group of the device are connected to the set inputs of the first analysis register register, the outputs of switch A are the analysis cells, where i 1,2, ..., (P-2) , connected to the setup inputs of the register (1 + 1) -th analysis cell, (11-1) registers are entered into each analysis cell, 4th cell analysis i switches BJ -th analysis cell, where j 2,3, ..., ( I-1) introduced (J-1) comparison circuits, with the information inputs of the k-device group, where k 2,3, ..., and, are connected to the installation inputs of the k-ro register of the first analysis cell in E-th cell analysis, where 1,2 (nl), the outputs of the bits of the registers from the second to (P-1) -th are connected to the first group of inputs of the corresponding switch, the outputs of the switches from the second to (+1) -th and registers with (5 + 2 ) th and and the 1st analysis cell is connected to the installation inputs of the corresponding registers (+1) analysis cell, the output switches (11-1) of the analysis cell are the device outputs, and in the analysis cell and output bits (+1) register are connected to the second groups of inputs of switches one through one and two and comparison schemes from one to t, the outputs of which are connected to the control inputs of switches from the second to j, and in the first cell of the analysis the outputs of the first register bits .-connected to the first group of inputs of the second switch, in each -o In the cell, the first to (} -1) th register registers are connected to the third group of switch inputs from the second to the j, and the second control inputs of which are connected to the outputs of the circuits are compared respectively from the second to}, and the bits of the j -th register connected to the second group of inputs (j + 1) -ro switch. The drawing shows a functional diagram of the device. The device contains q -1 If, 1l, ..., 1 cells (.1 analysis (O - the number of numbers in the group), each of which contains 2, 2, ..., 2 registers, 3 comparison circuits 3 (, The 32, ..., 3 and 1+ 1 switches are commutators 4 and 4, each cell has 1 analysis two-way and the other three-input. The device works as follows. For each pulse, a new group of sorted numbers from the device inputs is recorded in the first cell of analysis 1 and information from the outputs of the preceding cells 1j to the next.In each cell of analysis 1, the contents of the register are compared with the contents registers 2, ..., Comparison result (1 - if the contents of register 2 is less than the contents of the corresponding register 2, ..., 2 ,, or О - if the contents of the register is greater than or equal to the contents of the corresponding register 2, ..., 2;) from the comparison circuits 3G, ... is fed to the control unit, the inputs of the corresponding switches 4, ... 4. The logical 1 signal at the control input of the switches 4; j and 4- sets them to the position when their output comes from the first inputs, and when the signal is logic O at the control input of these switches, the output aci with the second inlets. Depending on the value of the signals on the control inputs, there are three inputs. At their output, information is received from the first (at the first and second control input signals of a logical O), the second (at the first control input of a logical 1, at the second logical O) or third (at the first and second control input of a logical 1) inputs. In each analysis cell 1, the position of the number recorded in the register with respect to the sorted numbers recorded in registers 2j, ..., 2 occurs. At the outputs of switches 4, ..., 4 of each cell 1 analysis, we get a group of +1 sorted numbers (a larger number at the switch output, a smaller number at the switch output,). The sorted numbers are obtained at the output of the cell 1i. analysis, after passing through all cells analysis, 1. , ..., 1 “i The device operates on the conveyor principle. Each device analysis cell 1 is a separate conveyor stage. The presence of registers 2, ..., 2 in each cell allows one to combine in time the processing of information in all cells of the analysis. Therefore, the device speed is determined by the time of information passing through the cell 1 / analysis, i.e. tact of the pipeline, and does not depend on the number of sorted numbers. This time is determined by the formula -cp in -ifOM where tpr: is the write time in the register; tj, .- is the time of comparison of numbers on the comparison circuit;, the delay time of information on the switch. In comparison with the known in the proposed device, the sorting time of which is 2 steps, the speed is significantly improved.

«4"four

..

ii

.i.i

fijfij

.«. . S3. ". . S3

--

Claims

DEVICE FOR SORTING NUMBERS, containing (q-1) analysis cells (AND is the number of sorted numbers), each of which includes a comparison circuit, a switch and a register, the discharge outputs of which are connected to the first groups of inputs of the switch and the comparison circuit, the output of which is connected to the control the input of the switch, the information inputs of the first group of the device are connected to the installed inputs of the register of the first analysis cell, the outputs of the switch of the ith analysis cell, where t- 1,2, ..., (n-2), are connected to the installation inputs of the register (d + 1st) cell an analysis, characterized in that, in order to improve performance, (P-1) registers are entered in each analysis cell, in the 4th analysis cell there are 1 switches, and in the j ~ th analysis cell, where j is 2,3 ,. .., (fi-1), (j-1) comparison schemes have been introduced, and the information inputs of the k-th device group, where k = 2,3, ..., and, are connected to the installation inputs of the k-th register of the first cell analysis in the 6th analysis cell, where 6 = 1,2, ..., (n-1), the outputs of the bits of the registers from the second to the (6 + 1) -th are connected to the first group of inputs of the corresponding switch, the outputs of the switches from the second by (ί +1) —and registers with ( +2) of the Pth ίth analysis cell are connected to the installation inputs of the corresponding registers (“+1) of the analysis cell, the outputs of the switches (P-1) of the analysis cell are the device outputs, in the 6th analysis cell the outputs of the bits of the (E + 1) -th register § are connected to the second groups of inputs of the switches from the first to the Eth and comparison schemes from the first to the 6th, the outputs of which are connected to the control inputs of the switches respectively from the second loop (6 + 1) - d, in the first analysis cell, the outputs of the bits of the first register are connected to the first group of inputs of the second switch a, in each j-th analysis cell, the outputs of the register bits from the first to (j -1) -th are connected to the third group of inputs of the switches, respectively, from the second to the j-th, the second control inputs of which are connected to the outputs of the comparison circuits, respectively, from the second to j - y, and the outputs of the bits of the jth register are connected to the second group of inputs (j + 1) -ro of the switch.

“ΟΤΟΙΈΓΙ ^{,, _} ns