Изобретение относитс к вычислительной технике и может найти применение при моделировании быстропроте кающих случайных процессов. Известен генератор случайного процесса, содержащий блоки пам ти, интегратор, цифроаналоговый преобра зователь, блок управлени и регистры пам ти Cl 3. Недостатком этого генератора вл етс узкий частотньй диапазон. Наиболее близким к изобретению вл етс генератор случайного процесса , содержащий первьш блок пам т информационньш вход которого вл ет с информационным входом генератора выход первого блока пам ти соединен с информационным входом первого регистра пам ти, выход которого соеди нен с входом уменьшаемого вычитател , входом первого цифроаналогового преобразовател и с информационным входом второго регистра пам ти, выход которого соединен с входом вычитаемого вычитател , выход первого цифроаналогового преобразовател соединен с управл ющим входом компаратора , выход которого соединен с единичным входом триггера, единичньй и нулевой выходы которого соединены Соответственно с первым и вторым знаковыми входами второго цифроанартогового преобразовател , выход кото рого соединен с управл ющим входом интегратора, выход которого соединен с информационным входом компаратора генератор тактовых импульсов, первый одновибратор, вькод которого соедине со считывающим входом первого блока пам ти и входом второго одновибратор вькод которого соединен с синхронизи рзтощими входами первого и второго регистров пам ти и входом третьего одновибратора , выход которого соединен с нулевым входом триге1 а 2|. Однако известный генератор имеет узкие амплитудньй и частотньй диапазоны . Целью изобретени вл етс расши рение амплитудного и частотного диа rtaaoHOB моделируемого процесса. Поставленна цель достигаетс тем что генератор случайного процесса, содержащий первьй блок пам ти, информационньй вход которого вл етс информационным входом генератора, выход первого блока пам ти соединен с информационньш входом первого регистра пам ти, выход которого соединен с входом уменьшаемого вычитател входом первого цифроаналогового преобразовател и с информационным входом второго регистра пам ти, выход которого соединен с входом вычитаемого вьиитател , выход первого цифроаналогового преобразовател соединен с первьм входом компаратора, выход которого соединен с единичным входом триггера, единичньй и нулевой выходы которого соединены соответственно с первым и вторьм знаковьс-1И входами второго цифроаналогового преобразовател , выход которого соединен с первым входом задани начальных условий интегратора, вькод которого соединен с вторым входом компаратора , генератор тактовых импульсов, первьй одновибратор, выход которого соединен со считывающим входом первого блока пам ти и входом второго одновибратора , выход которого соединен с синхронизирующими входами первого и второго регистров пам ти и входом третьего одновибратора, выход которо-го соединен с нулевым входом триггера , введены второй блок пам ти, умножитель , аттенюатор, делитель частоты и счетчик, счетньй вход и выход которого соединены соответственно с выходом генератора тактовых импульсов и входом первого одновибратора, выход которого через делитель частоты соединен со считывающим входом второго блока пам ти, информаи;ионньй вход которого подключен к информационному входу генератора, а выход второго блока пам ти соединен с управл ющим входом счетчика, с информационным входом второго цифроаналогового преобразовател , с управл ющим входом аттенюатора и с первым входом умножител , второй вход и выход которого соединены соответственно с выходом вычитател и с вторым информационным входом интегратора, выход которого соединен с информационным входом аттенюатора, выход которого вл етс выходом генератора. На чертеже приведена блок-схема предлагаемого генератора. Генератор содержит первьй блок 1 пам ти, регистры 2 и 3 пам ти, татель 4, умножитель 5, интегратор 6, аттенюатор 7,, блок 8 синхронизации, цифроаналоговьй пребразователь (ЦАП)9 компаратор 10, триггер 11 и ЦАП 12. Блок 8 синхронизации содержит генератор 13 тактовых импульсов и одновибраторы 14-16. Кроме того, генератор содержит второй блок 17 пам ти а 6jfoK 8 синхронизации - управл емый счетчик 18, выход 19 и делитель 20 частоты. Генератор работает следующим образом. Данные об ординатах процесса занос тс в блоки 1 и 17 пам ти. До начала формировани сигнала регистры 2 и 3 наход тс в нулевом состо нии. Число на вькоде вьгчитател 4 равно О, поэтому сигнал на выхо де умножител также равен О (один из множителей - нуль). Сигнал на выходе ЦАП 9 О, а напр жение на выходе интегратора 6 может быть не рав ным нулю, поэтому компаратор 10 опрокидываетс в соответствии со знако на выходе интегратора 6, а по тактовому импульсу от блока 8 синхронизации (выход одновибратора 16) триггер 11 также опрокидываетс и устана ливает такую пол рность напр жени на выходе ЦАП 12, чтобы скомпенсировать напр жение на выходе интегра;тора 6. Импульсы от одновибратора 16 поступают на триггер 11 непрерывно, поэтому если на выходе интегратора 6 происходит перекомпенсаци , то сра-батывают компаратор 10 и триггер 11, а на выходе ЦАП 12 измен етс пол рность компенсирующего напр жени . При воспроизведении сигнала с пос то нными интервалами между ординатам Данные от блока 1 пам ти последовательно поступают на регистры 2 и 3. Разница кодов между двум соседними ординатами поступает на вторые входы умножител 5, на первые входы которо го поступает какое-либо число от бло ка 17 пам ти (величина этого числа не принципиальна дл объ снени этого такта работы устройства). Разница кодов преобразуетс ЦАП 5 в аналоговую величину и интегрируетс интегра тором 6. Одновременно на вход ЦАП 9 последовательно поступают коды ординат формируемого сигнала. Этот ЦАП вл етс эталонным и служит дл компенсации ошибок интегратора. Непременным условием правильной работы вл етс полна компенсаци ошибки интегратора во врем формировани сигнала между следующими ординатами . В противном случае возникает прогрессирующа ошибка. Перекомпенсаци устран етс на следующем интервале и т.д. Таким образом, напр жение на выходе устройства представл ет собой сигнал с линейной интерпол цией между ординатами, причем ошибки интегрирований скомпенсированы . Преимущества устройства дл воспро изведени сигнала с переменными интервалами между выборками аналогичны адаптивному аналого-цифровому преобразователю , когда передаютс или записываютс только существенные ординаты в зависимости от частотного спектра сигнала. Интервалы между медленно измен ющимис сигналами больше, чем дл быстро измен ющихс , при этом количество ординат, а следовательно , и объем ЗУ уменьшаютс . Одновременно с записью существенных ординат сигнала записывают или передают величину интервала между ними. В принципе, переменный интервал меж ду ординатами не об зательно должен быть .дл каждой выборки, а может быть дл группы выборок. Работа устройства с переменными интервалами между выборками позвол ет расширить частотный динамический диапазон вопроизведени сигнала, что эквивалентно увеличению длительности формируемого сигнала с сохранением , ВЫСОКОЧАСТОТНЫХ колебаний на нем при заданном объеме блока 1 пам ти, Дл реализации принципа переменного масштаба времени необходимо измен ть частоту тактового генератора , а в случае линейной интерпол ции измен ть также и ток на входе интегратора , чтобы за большее врем между выборками напр жение на интеграторе изменилось только на величину разности между значени ми ординат. При работе устройства с переменными интервалами между выборками информаци о длительности интервала, записанна в блок 17 пам ти, поступает на первые входы умножител 5 и измен ет величину напр жени на его выходе, при этом измен етс скорость зар да напр жени на выходе интегратора 6. Так как интервал между выборками увеличилс , то за большее врем компенсирующий сигнал с выхода ЦАП 12 изменит напр жение на выходе интегратора 6 больше допустимо1 го, поэтому одновременно с изменением масштаба преобразовани ЦАП 5 необходимо изменить масштаб преобразовани ЦАП 12. Дл обеспечени правиль11ой синхро низации всего устройства, т.е. увеличени интервала между выборками, сигнал свыхода запоминающего блока служебной информации одновременно измен ет коэффициент делени счетчика с переменным коэффициентом делени . Если этот новьй интервал сохран етс в течение времени формировани сигнала между несколькими ординатами то с целью экономии объема блока 17 пам ти информа14и об интервале между выборками считываетс реже, чем информаци о величине выборок считываетс с выхода блока 1 пам ти. Дл |этого сигнал с выхода одновибратора 14, который переключает адрес бло ка 1 пам ти, делитс в делит.еле 20 частоты и поступает на адресные входы блока 17 пам ти. Дл правиль3 , работы всего устройства служит блок 18 синхронизации, который с помощью одновибраторов 14-16 вырабатывает последовательность импульсов, поступающих на соответствующие входы блока 1 пам ти, регистров 2 и 3, триггера 11 и делител 20. Одновременно запоминающий блок 17 пам ти хранит информацию и о масщтабе амплитуд, котора измен ет коэффициент передачи управл емого аттенюатора 7, тем самым расшир етс динамический диапазон устройства. Коэффициент передачи аттенюатора 7 посто нен в течение времени формировани нескольких ординат. Дл уменьшени вли ни помех от работы цифровой части устройства аттенюатор 7 должен быть конструктивно вьшесен за пределы устройства, а цифровые сигналы должны иметь оптронные разв зки. Таким образом, в предлагаемом устройстве расширены частотньм и амплитудный динамические диапазоны.The invention relates to computing technology and may find application in simulating fast processes of random processes. A random process generator is known that contains memory blocks, an integrator, a digital-to-analog converter, a control unit, and memory registers Cl 3. The disadvantage of this generator is the narrow frequency range. The closest to the invention is a random process generator, containing the first memory block whose information input is with the information input of the generator, the output of the first memory block is connected to the information input of the first memory register, the output of which is connected to the input of the decremented subtractor, the input of the first digital-analogue the converter and the information input of the second memory register, the output of which is connected to the input of the subtracted subtractor, the output of the first digital-to-analog converter is connected to the control unit equalizing input of a comparator, the output of which is connected to a single trigger input, single and zero outputs of which are connected respectively to the first and second sign inputs of the second digital-analogue converter, the output of which is connected to the integrator control input, the output of which is connected to the information input of the comparator clock pulse , the first one-shot, the code of which is connected to the read input of the first memory block and the input of the second one-wave one, which code is connected to the synchronous output of the inputs of the first and second memory registers and the input of the third one-shot, the output of which is connected to the zero input trige1 a 2 |. However, the known generator has narrow amplitude and frequency ranges. The aim of the invention is to expand the amplitude and frequency range of the process being modeled. The goal is achieved by the fact that the random process generator containing the first memory block whose information input is the information input of the generator, the output of the first memory block is connected to the information input of the first memory register, the output of which is connected to the input of the decremented subtractor by the input of the first digital-to-analog converter and with the information input of the second memory register, the output of which is connected to the input of the subtracted viitatel, the output of the first digital-to-analog converter is connected to ne vm input of a comparator, the output of which is connected to a single trigger input, single and zero outputs of which are connected respectively to the first and second sign-1 and inputs of the second digital-analog converter, the output of which is connected to the first input of the initial conditions of the integrator, whose code is connected to the second input of the comparator, clock generator, the first one-shot, the output of which is connected to the read input of the first memory block and the input of the second one-shot, the output of which is connected to synchronous The second and second inputs of the first and second memory registers, the output of which is connected to the zero input of the trigger, have been inputted to the second memory block, a multiplier, an attenuator, a frequency divider and a counter, the counting input and output of which are connected respectively to the output of the clock pulse generator. and the input of the first one-shot, the output of which is connected to the read input of the second memory block through a frequency divider, the information input of which is connected to the information input of the generator, and the output of the second block The AM is connected to the control input of the counter, to the information input of the second digital-to-analog converter, to the control input of the attenuator and to the first input of the multiplier, the second input and output of which are connected respectively to the output of the subtractor and to the second information input of the integrator whose output is connected to the information input an attenuator whose output is the generator output. The drawing shows the block diagram of the proposed generator. The generator contains the first memory block 1, registers 2 and 3 memory, tatel 4, multiplier 5, integrator 6, attenuator 7 ,, synchronization block 8, digital analog converter (D / A converter) 9 comparator 10, trigger 11 and D / A converter 12. Synchronization unit 8 contains a generator of 13 clock pulses and one-shot 14-16. In addition, the generator contains the second synchronization memory block 17 6jfoK 8 synchronization - a controlled counter 18, an output 19 and a frequency divider 20. The generator works as follows. The ordinate data of the process is recorded in memory blocks 1 and 17. Prior to the formation of the signal, the registers 2 and 3 are in the zero state. The number on the encoder 4 is equal to O, therefore the signal at the output of the multiplier is also O (one of the multipliers is zero). The signal at the output of the DAC 9 O, and the voltage at the output of the integrator 6 may not be equal to zero, therefore the comparator 10 tilts in accordance with the sign at the output of the integrator 6, and the clock pulse from the synchronization unit 8 (output of the one-shot 16) trigger 11 tilts and sets such a polarity of the voltage at the output of the DAC 12 to compensate for the voltage at the output of the integrator; torus 6. The pulses from the single-oscillator 16 arrive at the trigger 11 continuously, so if at the output of the integrator 6 there is overcompensation, then the imparator 10 and the trigger 11, and at the output of the DAC 12 the polarity of the compensating voltage changes. When the signal is played at regular intervals between ordinates, the data from memory block 1 are successively fed to registers 2 and 3. The difference in codes between two adjacent ordinates goes to the second inputs of multiplier 5, the first inputs of which receive a number from the block 17 of the memory (the value of this number is not critical for explaining this device operation cycle). The code difference is converted by the DAC 5 to an analog value and is integrated by integrator 6. At the same time, the ordinate codes of the signal being formed are sequentially input to the DAC input 9. This DAC is a reference and serves to compensate for integrator errors. An indispensable condition for proper operation is the full compensation of the integrator error during the formation of a signal between the next ordinates. Otherwise, a progressive error occurs. Overcompensation is eliminated at the next interval, etc. Thus, the output voltage of the device is a signal with linear interpolation between ordinates, and the integration errors are compensated. The advantages of a device for reproducing a signal with variable intervals between samples are similar to an adaptive analog-to-digital converter, when only significant ordinates are transmitted or recorded depending on the frequency spectrum of the signal. The intervals between slowly varying signals are larger than those for rapidly varying, while the number of ordinates, and hence the volume of the memory, is reduced. Simultaneously with the recording of significant signal ordinates, the value of the interval between them is recorded or transmitted. In principle, the variable spacing between ordinates does not necessarily have to be for each sample, but may be for a group of samples. The operation of the device with variable intervals between samples allows the frequency range of the signal reproduction to be expanded, which is equivalent to increasing the duration of the signal being formed while maintaining HIGH FREQUENCY oscillations on it for a given volume of memory block 1. To implement the principle of a variable time scale, it is necessary to change the frequency of the clock generator, and in the case of linear interpolation, also change the current at the input of the integrator, so that for a longer time between samples the voltage on the integrator changes elk only by the difference between the values of the ordinates. When the device operates with variable intervals between samples, the interval duration information recorded in the memory block 17 goes to the first inputs of the multiplier 5 and changes the voltage value at its output, while changing the voltage charging rate at the integrator 6 output. Since the interval between samples has increased, over a longer time the compensating signal from the output of the DAC 12 will change the voltage at the output of the integrator 6 more acceptable, therefore, simultaneously with the change in the scale of the conversion of the DAC 5, sshtab converting DAC 12. To provide pravil11oy synchro nization entire device, i.e. increasing the interval between samples, the output signal of the memory overhead block simultaneously changes the division ratio of the counter with a variable division ratio. If this new interval is maintained during the time of signal formation between several ordinates, then in order to save the memory block 17, information about the interval between samples is read less often than the information about the size of the samples is read from the output of memory 1. For this, the signal from the output of the one-shot 14, which switches the address of the memory block 1, is divided into frequency divider 20 and fed to the address inputs of the memory block 17. For Rule 3, the operation of the entire device is served by the synchronization unit 18, which, using single-shot 14-16, generates a sequence of pulses arriving at the corresponding inputs of memory block 1, registers 2 and 3, trigger 11 and divider 20. At the same time, memory storage 17 stores information and an amplitude scale that changes the gain of the controlled attenuator 7, thereby expanding the dynamic range of the device. The attenuator transfer coefficient 7 is constant during the formation time of several ordinates. In order to reduce the effect of interference from the operation of the digital part of the device, the attenuator 7 must be structurally superior outside the device, and the digital signals must have optical couplings. Thus, in the proposed device, the frequency and amplitude dynamic ranges are expanded.