Изобретение относитс к вычислитепьной Технике, может быть исНользовано в микроЭВМ и в устройствах управлени , построенных на базе микропроцессоров, где по вл етс необходимость обработки служебно информации, а также в устройстве об работки информации, выводимой на эк ран электронно-лучевой трубки. Известны устройства обработки данных, содержащие микропроцессор, пам ть, устройства ввода-вывода, ко торые соединены между собой шинами данных адреса и управл мцими сигналами Ifj . Однако в этих устройствах передача и обработка служебной информации осуществл ютс с помощыо обработки дополнительных байтбв информации , Наиболее близким к изобретению по технической сущности вл етс устройство, содержащее, кроме микро процессора и пам ти, два блока конт рол по четности и элемент И. Первый блок контрол по четности подключен к выходной шине данных, а второй к входной шине данных. Выход первого блока контрол по четности вл етс дополнительной контрольной линией в выходной шине данных. Второй вход второго блока контрол по четности соединен с дополнительной контрольной линией входной шины данных, а выход - с элементом И , второй вход которого св зан с управл к цим входом Разрешение прерывани . Выход элемента И вл етс управл ющим выходом Запрос прерыва ни 2. Недостатком известного устройст ва вл етс невозможность обработки информации со служебным признаком , что ограничивает эксплуатационные возможности устройства. Цель изобретени - увеличение коэффициента использовани оборудо вани путем обеспечени возможност сопр жени блоков пам ти с процесс рами меньшей разр дности. Поставленна цель достигаетс т что в устройство дл сопр жени пр цессора с пам тью, содержащее первый элемент И, первый и второй бло ки контрол по четности, причем пе |Ва группа информационных входов устройства соединена с группой информационных входов первого блока контрол по четности, выход которого вл етс первым выходом устройства , втора группа информационных входов устройства и контрольньй информационный вход соединены со- ответственно с группой информационных входов и вторым входом второго блока контрол по четности, выход которого соединен с первым входом первого элемента И, выход которого вл етс первым управл ющим выходом устройства, второй вход первого элемента И вл етс входом Разрешение прерывани , устройства, введены дешифратор , йервый и второй триггеры, второй и третий элементы И, причем группа адресных входов устройства соединена с группой информационных входов дешифратора, первый и второй выходы которого соединены соответственно с ЗГ-входом первого триггера и R-входом второго триггера, вход разрешени вывода и вход записи устройства соединены соответственно с управл ющим входом дешифратора и с первым входом второго элемента И, пр мой и инверсный выходы которого соединены соответственно с входом первого блока контрол по четности и с R -входом первого триггера, третий вход второго блока контрол по четности соединен сD-входом второго триггера и вл етс входом признака информахщи устройства, вход Прием устройства соединен с С-входом второго триггера, выход которого соединен с первым входом третьего элемента И, а его второй вход с входом Разрешение прерывани устройства, первый выход первого триггера соединен с вторым входом второго элемента И, пр мой выход которого вл етс вторым выходом устройства , а выход третьего элемента И вл етс вторым управл ющим выходом устройства. На чертеже представлена блок-схема устройства дл сопр жени процессора с пам тью. Устройство содержит два блока 1 и 2 контрол по четности и первьй элемент И 3. Первый блок 1 контрол по четности подключен своими входами к первой группе информационных входов устройства (к выходной шине данных микропроцессора). Выход пер-, вого блока контрол по четности вл етс первым1выходом устройства ( контрольна лини выходной шины данных). Второй блок 2 контрол по четности подключен своими входами к второй группе информационных входов устройства (к входной шине данных микропроцессора). Кроме того, еще один вход второго блока контрол по четности соединен с вторым входом устройства (дополнительна лини входной шины, данных микропроцессорной системы, соответствующа контрольному разр ду данных). Вькод второго блока 2 контрол по четности соединен с первым входом элемента И 3, второй вход которого подключен к управл ющему входу Разрешение прерьшани устройства , а выход вл етс первым управл ющим , входом, который назван Запрос прерывани R . Устройство дополнительно содержит дешифратор 4, первый 5 и второй 6 триггеры, второй 7 и третий 8 эле менты И, которые соединены между собой и с блоками, вход пщми в соетав устройства. Входы дешифратора 4 подключены к группе адресных входов устройства (адресна шина микропроцессора ) и к управл ющему входу Ра решение вывода устройства. Два выхода дешифратора 4 соединены соответственно с входом 5 первого триг гера 5 и с входом R второго триггера 6. Выход триггера 5 соединен с входом второго элемента И7, второй вход которого св зан с управл юшцм входом Запись устройства, пр мой выход соединен с входом первого бло ка 1 контрол по четности и вл етс вторым выходом устройства, а инверсный выход элемента И 7 соединен с R входом первого триггера 5. Второй вход устройства, вл ющий с входом признака информации, соединен с третьим входом второго блока 2 контрол по четностч и с входом Б второго триггера 6, вход С ко торого подключен к управл ющему вхо ду Прием устройства, а выход - к первому входу третьего элемента И 8 Второй вход третьего элемента И 8 соединен с управл ющим входом Разрешение прерывани устройства, а выход - с BTopbw управл ющим выходом Запрос прерывани R устрой ства. Первый блок 1 контрол по четнос ти служит дл формировани контроль ного разр да выходной шины данных микропроцессорной системы. Второй блок 2 контрол по четности предназначен дл обнаружени ошибки в коде входной шины данных. Первый элемент И 3 служит дл формировани запроса прерывани RI в случае по влени сигнала ошибки в коде входной шины данных. Опрашиваетс наличие ошибки сигналом микропроцессора Разрешение прерывани . Дешифратор 4 предназначен дл дешифрации определенных кодов адресной шины при наличии сигнала Вьгоод на управл ющей шине микропроцессорной системы. ПерBbtfi триггер 5 служит дл записи сигнала с выхода дешифратора 4. Выход три1гера 5 считываетс сигналом микропроцессора Запись с помощью второго элемента И 7 на дополнительную выходную шину даиных. Второйтриггер 6 предназначен дл запоминани сигнала дополнительной входной шины D с помощью сигнала Прием с выхода микропроцессора. Третий элемент И 8 служит дл формировани запроса прерывани R в случае наличи сигнала с дополнительной входной шины данных. Опрашиваетс наличие этого сигнала во втором триггере 6 сигналом Разрешение прерывани микропроцессора. Устройство работает следующим образом . Первый блок 1 контрол по четности формирует сигнал, соответствующий контрольному разр ду кода информации на выходной шине данных и разр ду дополнительной шины. Второй блок 2 контрол по четности формирует сигнал, соответствующий контрольному разр ду кода информации входной шины данных дополнительной шины данных. Сигнал ошибки с выхода второго блока 2 контрол по четности подаетс на вход первого элемента И 3. При поступлении на второй вход первого, элемента И 3 сигнала с выхода Разрешение прерывани микропроцессора на ее выходе по вл етс сигнал Запрос прерывани , который подаетс на блок приоритетных прерываний микропроцессорной системы. Организаци дополнительной шины вызвана необходимостыр обработки служебного признака информации. В системах обработки данных, как правило , нар ду с информационными дан5 ными передаетс -служебна информаци . Например, при воспроизведении данных на экране индикатора необход ю выдел ть зоны информации, защищенные от воздействи оператора. Признак начала зоны вл етс служебным признаком. Из ЭВМ в микропроцессорную систему служебный признак передаетс специальным кодом в потоке данных. В процессе обработки информации в микропроцессорной системе служебный признак должен быть приписан к определенному байту информации. Если это будет еще один;байт, то увеличитс объем буферной пам ти в два раза, та как по вл етс необходимость хранить еще один байт со служебным признаком , и увеличитс врем обработки информации в два раза (последователь на обработка двух байтов вместо одного ) . В предлагаемом устройстве служебный признак приписьшаетс к определенному байту информации в виде дополнительного разр да,который не обрабатьтаетс микропроцессором. В это случае объем длины каждого слова буферной пам ти увеличиваетс на два разр да, кроме служебного добавл етс контрольный разр д, а врем обработки информации не измен етс . В микропроцессорной системе разр д служебного признака информации вл етс дес тым разр дом шины данных. Формирование разр да служебного признака осуществл етс следующим образом. Микропроцессор, обрабатыва после довательно поток данных, вьщел ет байт, несуйрсй служебный признак информации . В этом случае по команде Вывод на шину адреса поступает адрес порта, в который должен записыватьс служебный признак. Дешифратор А расшифровывает адрес порта и п скгналу Вывод записывает в первый триггер 5 служебный признак. Сигнал Запись с выхода микропроцессора 53 опрашивает выход триггер 5 на втором элементе И 7. Если первый триггер 5 находитс в состо нии 1, то сигнал с выхода второго элемента И 7 устанавливает в О триггер 5 и поступает на дополнительную выходную шину данных и на вход первого блока контрол по четности. С другой стороны, если служебный признак информации по вл етс на дополнительной входной шине данных при считывании данных в микропроцессор , то сигнал с дополнительной шины данных поступает на второй блок 2 контрол по четности и запи ываетс в триггер 6 с помощью сигнала Прием, поступающего от микропроцессора. Выход триггера 6 поступает на третий элемент И В на второй вход которого подаетс сигнал с выхода Разрешение прерывани микропроцессора. С выхода элемента И 8 снимаетс сигнал Запрос прерывани , который поступает на блок приоритетных прерываний микропроцессорной системы. Таким образом, если на дополнительной входной шине по вл етс сигнал, то он вызывает прерывание работы микропроцессора. Установка нул второго триггера 6 осуществл етс программно. После того , как прерывание отработано, микропроцессор обращаетс к соответствующему порту, и сигнал с второго выхода дешифратора 4 поступает на вход R второго триггера 6. Устройство обработки служебного ризнака информации в микропроцесорной системе отличаетс от известого тем, что позвол ет обрабатыать данные, разр дность которых превышает разр дность микропроцессора. то позвол ет увеличить коэффициент спользовани оборудовани . При этом уменьшаетс также объем буферной па ти и врем обработки одного слова нформации, т.е. скорость обработки дного слова увеличиваетс .The invention relates to computing technology, can be used in microcomputers and control devices based on microprocessors, where the need to process service information, as well as in an information processing device displayed on a screen of an electron-beam tube. Data processing devices are known that contain a microprocessor, a memory, I / O devices that are interconnected by address data buses and control Ifj signals. However, in these devices, the transmission and processing of service information is carried out with the processing of additional bytebps of information. The closest to the invention to the technical essence is a device containing, in addition to a micro processor and memory, two parity check blocks and element I. The first block parity is connected to the output data bus, and the second to the input data bus. The output of the first parity block is an additional control line in the output data bus. The second input of the second parity check unit is connected to the additional control line of the input data bus, and the output is connected to the AND element, the second input of which is connected to the control input of the Interrupt Enabled input. The output of the element I is the control output. The request for interruption is not 2. A disadvantage of the known device is the impossibility of processing information with a service attribute, which limits the operational capabilities of the device. The purpose of the invention is to increase the utilization rate of equipment by providing the possibility of interfacing memory blocks with a process of lower bit size. This goal is achieved in that the device for interfacing a memory processor containing the first element I, the first and second parity check blocks, the ne | Ba group of information inputs of the device being connected to the group of information inputs of the first parity check block, the output which is the first output of the device, the second group of information inputs of the device and the control information input are connected respectively to the group of information inputs and the second input of the second parity check block, The output of which is connected to the first input of the first element AND whose output is the first controlling output of the device, the second input of the first element AND is the input Enable interrupt, devices, the decoder, the first and second triggers, the second and third elements AND, and the address group device inputs are connected to a group of information inputs of the decoder, the first and second outputs of which are connected respectively to the SG-input of the first trigger and the R-input of the second trigger, the output enable input and the recording input of the device with are connected respectively to the control input of the decoder and to the first input of the second element I, the direct and inverse outputs of which are connected respectively to the input of the first parity block and to the R input of the first trigger, the third input of the second parity check block is connected to the D input of the second trigger and is the input of the information sign of the device, the input of the reception of the device is connected to the C input of the second trigger, the output of which is connected to the first input of the third And element, and its second input to the input Enable interrupt CTBA, the first output of the first flip-flop coupled to a second input of the second AND gate whose direct output is the second output of the apparatus, and the output of the third AND gate is the second control output of the apparatus. The drawing shows a block diagram of a device for interfacing a processor with a memory. The device contains two parity blocks 1 and 2 and the first parity element 3. The first parity block 1 is connected by its inputs to the first group of information inputs of the device (to the microprocessor's output data bus). The output of the first parity check block is the first output of the device (control line of the output data bus). The second parity control unit 2 is connected by its inputs to the second group of information inputs of the device (to the input microprocessor data bus). In addition, another input of the second parity check block is connected to the second input of the device (additional line of the input bus, microprocessor system data corresponding to the data check digit). The code of the second parity check block 2 is connected to the first input of an AND 3 element, the second input of which is connected to the control input Enable device interruption, and the output is the first control input, which is called Interrupt Request R. The device additionally contains a decoder 4, the first 5 and the second 6 triggers, the second 7 and the third 8 And elements, which are connected to each other and with the blocks, the input to the device. The inputs of the decoder 4 are connected to the group of address inputs of the device (address bus of the microprocessor) and to the control input Pa of the output device. The two outputs of the decoder 4 are connected respectively to the input 5 of the first trigger 5 and to the input R of the second trigger 6. The output of the trigger 5 is connected to the input of the second element I7, the second input of which is connected to the control input Record of the device, the direct output is connected to the input of the first The parity control unit 1 is the second output of the device, and the inverse output of the And 7 element is connected to the R input of the first trigger 5. The second input of the device, which is connected to the information sign input, is connected to the third input of the second parity 2 block and log in ohm B of the second trigger 6, the input of which is connected to the control input of the device and the output to the first input of the third element 8 of the second input of the third element 8 of the 8 connected to the control input of the device enable interrupt and output request interrupt R device. The first parity check block 1 is used to form a check bit of the output data bus of the microprocessor system. The second parity block 2 is designed to detect an error in the input data bus code. The first element And 3 is used to form an interrupt request RI in the event of an error signal in the input data bus code. The presence of an error by the microprocessor signal is interrogated. Enable interrupt. Decoder 4 is designed to decrypt certain address bus codes in the presence of a Vyogod signal on the control bus of the microprocessor system. Perbtfi trigger 5 is used to record the signal from the output of the decoder 4. The output of the triangle 5 is read by the signal of the microprocessor Record using the second element And 7 on the additional output bus of the same. The second trigger 6 is intended for storing the signal of the additional input bus D with the help of a signal from the output of the microprocessor. The third element AND 8 serves to form an interrupt request R in the case of a signal from an additional input data bus. The presence of this signal in the second trigger 6 is interrogated by a signal Enable interrupt microprocessor. The device works as follows. The first parity check block 1 generates a signal corresponding to the check bit of the information code on the output data bus and the bit of the additional bus. The second parity check block 2 generates a signal corresponding to the check bit of the information code of the input data bus of the additional data bus. The error signal from the output of the second parity control unit 2 is fed to the input of the first element AND 3. When the first input, the element 3 of the output signal comes to the second input, the microprocessor allows its output to appear at the output of the interrupt request signal, which is fed to the priority interrupt block microprocessor system. The organization of the additional bus is caused by the need to do a service information processing. In data processing systems, as a rule, along with information data, service information is transmitted. For example, when reproducing data on the screen of the indicator, it is necessary to highlight areas of information protected from the influence of the operator. The zone start feature is a service mark. From the computer to the microprocessor system, the service feature is transmitted by a special code in the data stream. In the process of processing information in the microprocessor system, the service attribute must be assigned to a specific byte of information. If this is another; byte, then the buffer memory will double, as it will be necessary to store another byte with the service sign, and the processing time will be doubled (a succession of two bytes instead of one). In the proposed device, the service feature is assigned to a certain byte of information in the form of an additional bit that is not processed by the microprocessor. In this case, the volume of the length of each word of the buffer memory is increased by two bits, except for the service bit, the check bit is added, and the processing time of the information does not change. In a microprocessor system, the bit of service information is the tenth bit of the data bus. The formation of the service feature discharge is carried out as follows. The microprocessor, processing a sequential flow of data, indicates a byte, a non-service sign of information. In this case, the command Output to the address bus receives the address of the port to which the service attribute should be written. Decoder A decrypts the address of the port and the output signal writes a service sign into the first trigger 5. Signal A recording from the output of the microprocessor 53 polls the output of the trigger 5 on the second element AND 7. If the first trigger 5 is in state 1, the signal from the output of the second element And 7 sets the trigger 5 to О and goes to the additional output data bus and to the input of the first parity check block. On the other hand, if the service information sign appears on the additional input data bus when the data is read into the microprocessor, then the signal from the additional data bus goes to the second parity control unit 2 and is written to trigger 6 using the Receive signal from the microprocessor . The output of the trigger 6 is supplied to the third element And B to the second input of which a signal is output from the output of the microprocessor interrupt. The signal from the output of the And 8 element is removed. A request for an interrupt that arrives at the priority interrupt block of the microprocessor system. Thus, if a signal appears on the additional input bus, it causes an interruption in the operation of the microprocessor. The zero setting of the second flip-flop 6 is programmed. After the interrupt is processed, the microprocessor accesses the corresponding port, and the signal from the second output of the decoder 4 is fed to the input R of the second trigger 6. The device for processing information service information in the microprocessor system differs from what is known to allow the data to be processed. exceeds the microprocessor size. This allows an increase in equipment utilization. This also reduces the volume of buffer pool and the processing time of one information word, i.e. The processing speed of the single word is increased.